SU972592A1 - Ячейка пам ти - Google Patents

Description

Изобретеиие относитс  к вычислительной технике и .может быть использовано дл  построени  полупроводниковых оперативных запоминающих уст-, ройств с малым потреблением мощности в режиме хранени  и записи информации и повышенным быстродействием при записи информации.

Известны запоминающие элементы, выполненные на МОП-транзисторах, содержащие триггер и два элемента, состо щих каждый из проходного транзистора , управл емого по затвору. Парафазные один относительно другого сигналы записи подаютс  на стоки проходных транзисторов, выполн ющих роль ключей в элементах записи. Такие запоминающие элементы могут быть использованы в полупроводниковых запоминающих устройствах при двухкоординатной записи информации| 1.

Такие схемы имеют относительно высокое быстродействие, но управление по стоку требует значительной мощности потреблени  по шинам записи при записи информации, что вызывает трудности при организации больших массивов пам ти из-за необходимости мощных каскадов управлени .

Наиболее близким техническим решением к изобретению  вл етс   чейка пам ти, вьлполненна  на МОП-транзисторах , содержаща  триггер с перекрестными св з ми, два элемента записи, соединенные с плечами триггера и выполненные каждый на двух ключах. Каждый ключ выполнен на одном транзисторе с управлением по затвору. Оба эле10 мента записи  чейки выполнены симметрично относительно входов триггера. При записи информсщии входными сигналами открываетс  одновременно один из ключей в каждом элементе записи и

15 дополнительно, в зависимости от входных сигналов открываетс  второй ключ либо в первом элементе записи, либо во вторсм. Через два последовательно включенных ключа записываетс  логи20 ческий нуль либо в левое, либо в правое плечо триггераС2.

Указанна   чейка пам ти с двум  последовательными ключами в элементах записи имеет недостаточно высокое

25 быстродействие, а также требует повышенного напр жени  управлени  ключей. Это объ сн етс  следующими причинами. При подаче сигналов Разрешение записи , один из транзисторов, выпол30 н ющих роль ключа в элементе записи, открываетс  и напр жение на его ист ке начинает возрастать, что уменьша ет результирующее напр жение затвор исток и, следовательно, увеличивает проходное сопротивление данного клю ча. Дл  того, чтобы сопротивление к ча мало измен лось, необходимо гтода рать повышенное напр жение на затворы транзисторов . Кроме того, в да ной схеме в каждом цикле записи вкл чаетс  только один из элементов записи и, следовательно, через него перезар жаютс  паразитные емкости только одного плеча триггера, а паразитные емкости другого плеча триг гера перезар жаютс  через высокое сопротивление нагрузочного транзистора триггера. Это в свою очередь снижает быстродействие  чейки пам ти при записи,. Целью изобретени   вл етс  повышение быстродействи  при записи информации при малой потребл емой мощности. Поставленна  цель достигаетс  те что  чейка пам ти, выполненна  на МОП-транзисторах, содержаща  тригге с перекрестными св з ми и элементы записи, состо щие каждый из двух ключей и подключенные к плечам триг гера, дополнительно содержит инвертор , и третьи .ключи в каждом элементе записи, при этсм первый ключ каж го элемента записи выполнен на пер вом и втором транзисторах с противо положными типами проводимости, объе ненных стоками и истоками и подключенных к плечу триггера, второй клю выполнен на п-канальном третьем транзисторе, а третий - на р-каналь ном четвертом .транзисторе, соединен стоком с общей точкой первого и вто рого ключа, а стоком с источником питани  положительной пол рности, в ход инвертора.соединен с затворами р-канальных транзисторов первых ключей каждого элемента записи, а вход  вл етс  одним из входов  чейк пам ти. На чертеже изображена схема пред ложенной  чейки пам ти. Ячейка пам ти содержит триггер 1 две пары последовательно соединенных ключей 2 и 4, инвертора 4, ключи 5 и б . Первый ключ каждой пары выполнен на двух транзисторах 7 , Q и7, 8, а второй - на транзистоpie ,92, третий и четвертый ключи :4лполнены на транзисторах 10 и 11. Триггер 1  чейки пам ти выполнен на транзисторах 12-15, инвертор 4 выполнен на транзисторах 16 и 17, транзисторы 7, 10, 7, 11,, 12, 13, 16 - с р-каналом, транзисторы 8, 9а. 8, Э, 14, 15, 17 - с п-каналом . Запоминающа   чейка работает следующим образом. Если на входах 18 и 19 транзисторов 16И 17 напр жение логической единицы положительной пол рности,, а на входе 20 напр жение логического нул , то открываютс  транзисторы 8. и 10 и напр жением лог.ического нул  с инвертора 4 открываетс  транвистор 7 , транзисторы 9 и 11 закрыты . Благодар  выполнению в качестве ключа транзистора 10 с р-каналом и питанием его по истоку обеспечиваетс  низкое сопротивление ключа, а также напр жение на его стоке нарастает во врем  переходного процесса практически, до величины-i E, что уменьшает сопротивление ключа на двух транзисторах 7 и 8 . Во врем  переходного процесса при напр жении в точке 21 ниже порогового напр жени  транзистора 7 , сопротивление его каг нала высокое, но сопротивление канала транзистора 8 низкое, при напр жении в точке 21 выше порогового напр жени  транзистора 7 сопротивление его канала уменьшаетс , а сопротивление канала транзистора 8 увеличиваетс . Такое включение обеспечивает низкое сопротивление ключа при низ ких и высоких уровн х напр хсени  в точке 21. Указанное включение двух последовательных ключей на транзисторах 10, 7 и 8j| обеспечивает низкое сопротивление этих ключей в течение всего переходного процесса при низком питающем напр жении низких (Напр жени х управлени  на затворах. ВТО обеспечивает высокое быстродей|ствие при незначительном потреблении мощности как по цеп м управлени , так и по цепи питани . При указанных напр жени х на входах 18-20 открываетс  также ключ на транзисторах 0, который работает аналогично ключу на транзисторах 7 и 8 и открываетс  ключ на транзисторе 9j, сопротивление которого также остаетс  достаточно низким «в течение всего переходного процесс благодар  выполнению его на транзисторе с п-каналом и питаниегл его по стоку. Таким образом, сопротивление ключей на транзисторах 7, Э также остаетс  низким в течение всего переходного процесса, обеспечива  высокое быстродействие при записи. В описанном случае в левое плечо триггера 1 записываетс  логическа  единица , а в правое плечо триггера - логический нуль. Если на входах  чейки 19 и 20 напр жение логической единицы положительной пол рности, а на входе 18 напр жение логического нул , то открына транзисторах 7 , 8, ваютс  ключи 9 8-2;, 11 и закрываютс  ключи Ч на транзисторсос 10 и Элементы записи выполнены симметрично относительно входов триггера, поэтому

работа схемы аналогична описанной с той лишь разницей, что логический нуль записываетс  в левое плечо триггера, а логическа  единица - в правое плечо триггера. ; Использование предлагаемых эле|ментов записи отличает  чейку пам ти от известной, так как увеличиваетс  быстродействие при записи, при

низкой потребл емой мощности по цепи управлени  и питани . В результате увеличиваетс  быстродействие

(Обработки информации в вычислительных машинах.

Врем  записи известных  чеек пам ти на МОП-транзисторах с двум  ключами в элементе записи составл ет 80-100 НС, в то врем  как врем  записи предлагаемой  чейки пам ти - 40-50 НС. Если прин ть, что полный цикл работы блока пам ти состоит из времени записи и в.ремени опроса, то выигрьш в машинном времени составит примерно 25% от всего времени работы с пам тью.

Claims (2)

1. Формула изобретени 

   Ячейка пам ти, содержаща  триггер с перекрестными св з ми и две пары последовательно соединенных

   ключей, отличающа с  тем, что, с целью повышени  быстродействи   чейки пам ти, в нее введены инвертор и третьи ключи, причем первый ключ каждой пары выполнен на первом и втором транзисторах с противоположньми типами проводимости, второй .ключ каждой пары выполнен на п-канальном третьем транзисторе , а третий - на р-канальном чет0 вертом транзисторе, стоки первого и второго транзисторов каждой пары объединены и подключены к соответствующему плечу триггера, сток каждого третьего транзистора соединен со

   5 стоком соответствующих четвертого транзистора и объединенными стоками первого и второго транзисторов, затворы третьего и четвертого транзисторов объединены и  вл ютс  одними из входов  чейки пам ти, выход

   0 инвертора соединен с затворсм первого транзистора, а вход - с затвором второго транзистора и  вл етс  другим входом  чейки.

   5

   Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР , 342222, кл. G 11 С 11/40, 1970.
2. 2. Авторское свидетельство СССР

   0 330490, кл. G 11 С 11/40, 1970 (прототип).

   ОС

   /7

   ...