SU964998A1 - Система передачи и приема информации с коррекцией ошибок - Google Patents

Система передачи и приема информации с коррекцией ошибок Download PDF

Info

Publication number
SU964998A1
SU964998A1 SU813232027A SU3232027A SU964998A1 SU 964998 A1 SU964998 A1 SU 964998A1 SU 813232027 A SU813232027 A SU 813232027A SU 3232027 A SU3232027 A SU 3232027A SU 964998 A1 SU964998 A1 SU 964998A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
input
output
corrector
block
Prior art date
Application number
SU813232027A
Other languages
English (en)
Inventor
Риза Таджиевич Сафаров
Лев Матвеевич Финк
Original Assignee
Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича filed Critical Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича
Priority to SU813232027A priority Critical patent/SU964998A1/ru
Application granted granted Critical
Publication of SU964998A1 publication Critical patent/SU964998A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

Изобретение относитс  к электросв зи и может быть использовано в телеметрии и при передаче данных.
Известна система передачи и. приема информации с коррекцией ошибок, содержаща  на передающей стороне последовательно соединенныесинхронизатор/ генератор эталонного кода, блок сумматоров по модулю два и регистр, а также модул тор сигналов ФРМ, на приемной стороне - демодул тор и объединенные по входу сумматор по модулю два и элемент задержки, выход которого подключен к второму входу сумматора по модулю два, выход которого подключен к первому входу коррел тора, к второму входу которого подключен выход генератора эталонного кода, к второму входу которого подключен выход синхронизатора 1
Однако у известной системы недостаточна  помехоустойчивость при модул ции типа ФРМ.
, Целью изобретени   вл етс  повышение помехоустойчивости.
Дл  этого в систему передачи и приема информации с коррекцией ошибок , содержащую на передамчей стороне последовательно соединенные синхронизатор , генератор эталонного кода , блок сумматоров по модулю два и регистр, а также модул тор сигналов ФРМ, на приемной стороне - демодул тор и объединенные по вход сумма- . тор по модулю два и элемент задержки , выход которого подключен к второму входу сумматора по модулю два, выход которого подключен к первому
10 входу коррел тора, к второму входу которого подключен выход генератора эталонного кода, к входу которого подключен выход синхронизатора, на передающей стороке введены блок счи15 тывани  и последовательно соединенные блок кодировани  и преобразователь кода, при этом выход регистра подключен к входу модул тора сигналов ФРМ, а выход синхронизатора под20 ключен к вторым входам блока кодировани  и преобразовател  кодов, а также через .блок считывани  к управл ющему входу регистра, к вторым входам которого, а также к вторым вхо25 дам блока сумматора по модулю два подключены выходы преобразовател  кода, на приемной стороне введены последовательно соединенные первый и второй корректоры ошибок, при
30 этом выход сумматора по модулю два подключен к первому входу первого корректора ошибок, к второму и тре .тьему входам которого подключены соответственно выходы синзсронизатора и генератора эталонного кода, .а выход демодул тора соединен с вто рым входом второго корректора сииибок , первым входом сумматора по модулю два, входом элемен та задержки и первым входом синхронизатора, второй вход которого соединен с вых дом коррел тора, а выход синхрониза тора подключен к третьему входу вто рого корректора ошибок, при этом первый корректор ошибок содержит пе вый регистр, соединенный через блок элементов И с входами матрицы, выхо ды которой  вл рзтс  выходами первог корректора ошибок, а к вторым входа блока элементов И подключены выходы второго регистра, при этом входы пе вого и.второго регистров соответств но  вл ютс  третьим и первым входами первого корректора ошибок, второ вход которого соединен с третьими входами блока элементов И. На фиг. 1 приведена структурна  схема систеьфл передачи и приема информации , состо щей из передающей и приемной частей; на фиг. 2 - схема корректора ошибок. В передающую часть системы вход т блок 1 кодировани , преобразова тель кода, регистр 3 на 2п элементов , блок 4 сумматоров по модулю два, генератор 5 эталонного к9Да, синхронизатор б, блок 7 считывани , модул тор ФРМ 8. В состав приемной части системы йЗсод т .демодул тор ФРМ 9, первый ко ректор 10 сшибок, сумматор 11 по мо дулю два, элемент 12 задер кки, корр л тор 13, второй корректор 14 ошибок , генератор 15 эталонного кода, синхронизатор 16. Первый корректор ошибок (фиг. 2 содержит первый регистр 17, второй регистр 18, блок элементов И 19-22 и матрицу 23. Система работает следующим образом . . В блоке 1 кодировани  информационное слово, состо щее из К симво .лов преобразуетс  в п-разр дное слово, например, в соответствии с кодом Хэмминга, исправл ющим однократные ошибки. В преобразователе 2 кода двоична  последовательность преобразуетс  Е другую последовательность , соответствующую передаче по методу ФРМ. Полученные п-значные кодовые комбинации записываютс  в регистр 3 .и подаютс  на вход блока сумматоров по модулю два, на вторые п входов которого поступают п-значные эталонные слова кода, обладающего ХОРОШИМИ коррел ционными свойствами , вырабатываемые в генераторе 5 эталонного кода. .В блоке 4 сумматоров по модулю два производитс  поэлементное сугФдарование по mod 2 символов двух п-значных слов, из которых одно  вл етс  информационным, а. второе - эталонным. Полученные символы ввод тс  на вторые п элементов регистра 3, причем информационные символы с выхода преобразовател  2 кода записываютс  на нечетных элемен-. тах, а производные символы с выхода блока 4 сумматоров по модулю два на четных элементах.регистра 3. Преобразователь параллельного кода (2п, k), записанного в регистре 3, в последовательный код производитс  с помощью блока 7 считывани , управл емого , ,как и блоки 1, 2 и 3, сигналами синхронизатора 6. Последовательность двоичных посылок подаетс  на вход модул тора ФРМ 8, где осуществл етс  фазова  манипул ци  несущих колебаний. На приемной стороне на выходе демодул тора ФРМ 9 получаетс  двоич .ный видеосигнал в -виде последовательности слов по 2п элементов, из которых нечетные элементы  вл ютс  информационными . Они содержат К исходных информационных элементов и п-К проверочных элементов. Четные элементы (их число также п) образованы поэлементным суммированием по mod 2 символов информационной части символов эталонного кода. Такой сигнал подвергаетс  р ду преобразований. С помощью сумматора 11 и элемента задержки получают двоичную последователь (юсть, в которой на четных позици х слов длиной 2 располагаютс  элементы восстановленного эталонного кода. Действительно, если информационные символы, а элементы эталонного кода, то элементы сигнала на входе блока 11, располагающиес  на четных позици х. При поэлементном cy lмиpoвaнии по mod 2 прин того и задержанного на один элемент сигнала получаем © ..-nCi.r --- ,c,qH.... t))i, где b. a-®Ci - элемент востановленного эталонного Сигнал с выхода сумматора 11 по модулю два поступает в коррел тор 13, куда подаетс  также эталонный код. На выходе коррел тора 13 выдел етс  синхросигнал, соответствующий границе слова. В первом корректоре 10 ошибок, куда подаютс  те ке сигналы, в результате поэлементного сравнени  эталонного кода генератора 15 эталонного кода и восстановленного
эталонного кода определ ютс  искаженные элементы восстановленного кода и вырабатываетс  сигнал коррекции ( инвертировани ) информационных элементов.
В результате 75% двукратных ошибок преобразуютс  в однократные, которые затем корректируютс  во втором корректоре 14 ошибок. В системе с ФРМ первый корректор мохсет исправл ть до 50% однократных ошибок.
Рассмотрим более подробно механизм коррекции ошибок, име  в виду, что рассматриваетс  система передачи информации с ФРМ, в которой происходит сдваивание ошибок.
Если в канале до демодул тора ФРМ .возникла однократна  ошибка, то на выходе демодул тора ошибка сдваиваетс , но она поражает только одну .информационную посылку а, а соседн   посылка С , также прин та  ошибочно , не  вл етс  информационной. Возможно два случа  образовани  таких ошибок: искажены элементы ai и С; или С и Тогда в сигнале на выходе сумматора 11 будут соответственно искажены
. с..а,а..с,, ® ,,4-i d--, ,,
с.-,а,,С, .,,
dv, ъ;- b,,
в первом случае ошибка (искаже;ние d- ) не фиксируетс . Эта ошибка
исправл етс  в блоке 10. Во втором
случае подаетс  команда на коррекцию символа а. Поэтому если бы даже не было корректора 10, то исправл лось бы 50% однократных ошибок. При двухкратной хэшибке в канале на выходе демодул тора полу чаютс  (.переменными две пары символов. В 75% случаев двухкратных ошибок в восстанов.ленном эталонном йоде оказываютс  пораженными либо одна пара соседних по0 сылок эталона Ь, и Ь, , либо две пары посылок bl,- и Ь- .. , а также be
f k
и bp.
Первому случаю сопутствует искадсение информационных элементов а. и
5 элемента aj, , где . Первый корректор 10 выдает команду на коррекцию элемента а,, а элемент а исправл етс  во втором корректоре 14 ошибок. Второму случаю (двум парам искаженных элементов эталона) со0 ответствует искажение информационных элементов а . Первый корректор 10 ошибок выдает команду на исправле .ние сразу пары ошибок.
В первом корректоре 10 с дибок
5 ( фиг. 2 на элементах И 19 - 22, число которых равно числу элементов эталонного кода, производитс  проварка совпадени  элементов местного и восстановленного эталонного кода.
0
Сигналы совпадени  в конце слова подаютс  в матрицу 23., где формируютс  сигналы коррекции. Поскольку; при ФРМ в случае ошибок поражаетс  два соседних элемента восстановлен5 ного эталона, то матрица 23 выдает сигналы на инвертирование посылок по правилу, указанному в таблице.

Claims (1)

1. Авторское свидетельство СССР 818024, кл. Н 04 L 1/10, 1978 (прототип).
i X I I
i8
2S
Фиг.1
SU813232027A 1981-01-05 1981-01-05 Система передачи и приема информации с коррекцией ошибок SU964998A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813232027A SU964998A1 (ru) 1981-01-05 1981-01-05 Система передачи и приема информации с коррекцией ошибок

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813232027A SU964998A1 (ru) 1981-01-05 1981-01-05 Система передачи и приема информации с коррекцией ошибок

Publications (1)

Publication Number Publication Date
SU964998A1 true SU964998A1 (ru) 1982-10-07

Family

ID=20937197

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813232027A SU964998A1 (ru) 1981-01-05 1981-01-05 Система передачи и приема информации с коррекцией ошибок

Country Status (1)

Country Link
SU (1) SU964998A1 (ru)

Similar Documents

Publication Publication Date Title
US3988538A (en) Digital data scrambler and descrambler
US4486882A (en) System for transmitting binary data via a plurality of channels by means of a convolutional code
US3492578A (en) Multilevel partial-response data transmission
CA1207841A (en) Error-correction system for two-dimensional multilevel signals
US4447672A (en) Device for encrypting each input data bit by at least one keying bit decided by a code pattern and a bit pattern of a predetermined number of preceding encrypted bits
EP0157413B1 (en) Digital communication system including an error correcting encoder/decoder and a scrambler/descrambler
US3550082A (en) Automatic synchronization recovery techniques for nonbinary cyclic codes
US4356564A (en) Digital signal transmission system with encoding and decoding sections for correcting errors by parity signals transmitted with digital information signals
US3775746A (en) Method and apparatus for detecting odd numbers of errors and burst errors of less than a predetermined length in scrambled digital sequences
US3873971A (en) Random error correcting system
JPH0370420B2 (ru)
US5938773A (en) Sideband signaling with parity bit schemes
US4346472A (en) Method and apparatus for eliminating double bit errosion in a differential phase shift keying system
SU964998A1 (ru) Система передачи и приема информации с коррекцией ошибок
US5077743A (en) System and method for decoding of convolutionally encoded data
US7546516B2 (en) System and method for forward error correction
US4635262A (en) Method of detecting synchronization errors in a data transmission system using a linear block code
US3622986A (en) Error-detecting technique for multilevel precoded transmission
JPS5922208A (ja) デイジタル情報信号記録方式
SU1159166A1 (ru) Устройство дл кодировани и декодировани дискретной информации
Tavares A study of synchronization techniques for binary cyclic codes.
SU549827A1 (ru) Устройство передачи и приема информации дл рассредоточенных объектов
RU2212101C1 (ru) Кодек циклического помехоустойчивого кода
SU684763A1 (ru) Декодирующее устройство дл систем св зи с решающей обратной св зью
RU1793553C (ru) Устройство передачи и приема команд согласовани скоростей