SU962964A1 - Processor - Google Patents

Description

Изобретение относитс  к вычислительной технике, и может быть использовано в процессорах, в которых прИ мен ютс   зыки высокого уровн . Известен процессор, позвол ющий вычисл ть арифметические выражени , представленные в польской записи, и содержащий регистр команд, блок режима работы, де1иифратор адреса и дешифратор кода операции, используемые дл  управлени  стековой пам тью. С помсчдью этих блоков осуществл етс  загрузка операндов в стековую пам ть и выполнение операций над ними в арифметическом устройстве ij. Недостаток этого процессора - низ кое быстродействие. Наиболее близким к предлагаемому  вл етс  процессор, который предназначен дл  вычислени  выражений, пред ставленных в инверсной польской записи . Процессор содержит оперативное запоминающее устройство, стек резуль татов, стек адресов операндов, регистр адреса, счетчик адреса стека результатов, счетчик операндов, ре-i гистр команд и два регистра арифмети ческого устройства. Командна  информаци  состоит из слогов, содержащих коды операций и адреса операндов, уп кованных в непрерывную строку, поступающую на вход регистра команд. Адреса неиспользованных в данный момент операндов погружаютс  в стек адресов, а используемые операнды извлекаютс  из оперативного запоминающего устройства и пересылаютс  в регистры арифметического устройства. Промежуточные результаты сохран ютс  в стеке результатов 2. Недостатком известного процессора  вл етс  низкое быстродействие, обусловленное последовательным характером обработки входной строки - подготовкой операндов и выполнением операций . Цель изобретени  - повьхиение быстродействи  процессора. Поставленна  цель достигаетс  тем, что в -процессор, содержавши накапливающий сумматор, блок стековой пам ти результатов, .регистр команд и блок управлени , причем выход регистра команд соединен с первым входом блока управлени  и входом кода операции наКапливающего сумматора, информационный вход накап ливающего сумматора подключен к выходу блока стековой пам ти результатов, а выход накапливающего сумматора - к первому входу блока стековой пам ти результатов, введены Спок стековой пам ти операндов триггер операнда и триггер операции,пр этом первый вход блока стековой пам -ти операндов соединен с выходом регистра команд, а первый выход - с информационным входом накапливающего сумматора , управл ющие вход и выход блока стековой пам ти операндов подключены соответственно к первому выходу и второму входу блока управлени , третий и четвертый входы кото рого соединены с выходами соответственно триггера операнда и триггера операции, второй, третий, четвертый и п тый выходы блока управлени  подключены соответственно к нулевому и единичному входам триггера операнда и нулевому и единичному входам триггера операции, шестой и седьмой выходы блока управлени  соединены соответственно с входами, разрешени  приема и выдачи блока стеко,вой пам ти результатов, восьмой и дев тый вы ходы - соответственно с входами разрешени  приема операнда и приема кода операции сумматора, дес тый и одиннадцатый выходы - соответственно с входами разрегиени  приема и выдачи информации блока стековой пам ти операндов, а двенадцатый и тринадцатый выходы блока управлени  подключены соответственно к входам разрешени  выдачи и сдвига информации регистра команд, причем вход управлени  суммированием процессора соединен с п тым входом блока управлени , вход управлени  записью процессора подключен к шестому входу блока управлени , четырнадца тыйи п тнадцатый выходц блока управлени  соединены соответственно с выходом разрешени  вьщачи адреса про цессора и выходом разрешени  выдачи информации процессора, а вход и выход -блока стековой пам ти операндов  вл ютс  информационными входом и выходом процессора. Кроме того, блок управлени  содержит триггер готовности сумматора триггер готовности пам ти, счетный триггер, дешифратор признака записи элементы И, элементы ИЛИ, элементы НЕ и элемент И-НЕ при этом счетные входы триггеров готовности сумматора и готовности пам ти и первый вход первого элемента И подключены к выходу генератора тактовых импульсов, первые входы триггера готовности сумм тора и триггера готовности пам ти соединены соответственно с п тым и шестым входами бло,ка.а входы дешифратора при нака записи . с первым входом блока первый и второй входы элемента И-НЕ подключены соответственно к пр мому выходу триггера готовности сумматора и первому выходу дешифратора признака записи, а выход этого элемента к второму входу первого элемента И, третий вход которого соединен с пр мым выходом триггера готовности пам ти, а выход - ,со счетным входом счетного триггера и первыми входами второго, третьего, шестого и седьмого элементов И, пр мой выход счетного триггера подключен к в торому входу второго элемента И, а инверсный выход - к второму входу третьего элемента И и информационному входу счетного триггера, инверсный выход триггера готовности сумматора соединен с первыми входами четвертого и п того элементов И, вторые входы которых подключены к первому выходу ешифратора признака записи, выход второго элемента И соединен с третьим входом п того элемента И и вторыми ходами шестого и седьмого элементов И, выход третьего элемента И подклюен к третьему входу четвертого эле-, мента И и первым входам восьмого и дев того элементов И, второй выход дешифратора признака записи соединен с третьим входом шестого элемента И и вторым входом дев того элемента И, третий выход дешифратора признака записи подключен к третьему входу седьмого элемента И и второму входу восьмого элемента И, выход четвертого элемента И соединен с вторым вхо--, дом триггера готовности сумматора, первыми входами дес того, одиннадцатого и двенадцатого элементов И, с третьим, четвертым и двенадцатым выходами блока, выход п того элемента И подключен к первым входам тринадцатого и четырнадцатого элементов И, четвертого элемента ИЛИ и восьмому выходу блока, вход первого элемента НЕ соединен с вторым входом блока и вторым входом дес того элемента И, а выход первого элемента НЕ - с вторым входом двенадцатого элемента И, вход второго элемента НЕ подключен к четвертому входу блока и вторым входам одиннадцатого и четырнадцатого элементов И, а выход второго элемента НЕ - к третьим входам дес того и двенадцатого элементов И и второму входу тринадцатого элемента И, выход дес того элемента И соединен с первыми входами первого и второго элементов ИЛИ, выход одиннадца того элемента И - с вторым входом первого элемента ИЛИ и первым входом . третьего элемента ИЛИ, выход двенадцатого элемента И - с третьим входом первого элемента ИЛИ и вторым входом третьего элемента ИЛИ, выход тринадцатого элемента И - с четвертьлм входом первого элемента ИЛИ и вторым входом второго элемента ИЛИ, выход четырнадцатого элемента И - с п тым входом первого элемента ИЛИ и третьим входом третьего элемента ИЛИ, выходы первого, второго, третьего иThe invention relates to computing, and can be used in processors in which high-level languages vary. A processor is known that allows calculating arithmetic expressions presented in a Polish record and containing a command register, an operation mode block, an address decryptor, and an operation code decoder used to control the stack memory. Together with these blocks, operands are loaded into the stack memory and operations are performed on them in the arithmetic unit ij. The disadvantage of this processor is low speed. Closest to the present invention is a processor that is designed to calculate the expressions represented in the inverse Polish notation. The processor contains a random access memory, a result stack, an operand address stack, an address register, a result stack address counter, an operand counter, a command register reg i, and two arithmetic unit registers. The command information consists of syllables containing operation codes and addresses of operands packed in a continuous string at the input of the command register. The addresses of the currently unused operands are plunged into the address stack, and the operands used are retrieved from the random access memory and sent to the registers of the arithmetic unit. Intermediate results are stored in the results stack 2. A disadvantage of the known processor is the low speed, due to the sequential nature of processing the input string - the preparation of operands and the execution of operations. The purpose of the invention is to increase the speed of the processor. The goal is achieved by the fact that the processor containing the accumulating adder, the stack of results memory, the command register and the control unit, the output of the command register is connected to the first input of the control unit and the input of the operation code on the heating adder, the information input of the accumulating adder is connected to the output of the stack memory of results, and the output of the accumulating adder to the first input of the stack storage of results, introduced Spock of the memory of operands trigger operand and trigger operation In this case, the first input of the stack memory stack of operands is connected to the output of the command register, and the first output to the information input of the accumulating adder, which controls the input and output of the stack memory of operands, are connected respectively to the first output and the second input of the control unit, the third and the fourth inputs of which are connected to the outputs of the operand trigger and the operation trigger, respectively; the second, third, fourth, and fifth outputs of the control unit are connected respectively to the zero and single inputs of the operand trigger and the zero and single inputs of the operation trigger, the sixth and seventh outputs of the control unit are connected respectively to the inputs, permitting reception and output of the stack unit, results memory, the eighth and ninth outputs - respectively to the enable inputs of receiving operand and receiving the operation code of the adder, dec The eleventh and eleventh outputs are respectively with the inputs of the distribution of receiving and issuing information of the stack memory unit of operands, and the twelfth and thirteenth outputs of the control unit are connected respectively to the inputs of the output permit and Wig information of the command register, the processor summation control input is connected to the fifth input of the control unit, the processor control input is connected to the sixth input of the control unit, the fourteenth and fifteenth output of the control unit is connected to the processor address resolution output and the output of information output, respectively the processor and the input and output of the stack of operands are informational inputs and outputs of the processor. In addition, the control unit contains the readiness trigger of the adder memory readiness trigger, the counting trigger, the write attribute decoder, the AND elements, the OR elements, the NOT elements, and the NAND element, and the counting inputs of the readiness and memory readiness triggers and the first input of the first AND element connected to the output of the clock pulse generator; the first inputs of the readiness trigger of the accumulator and the memory readiness trigger are connected respectively to the fifth and sixth inputs of the block, as well as the inputs of the decoder during recording. with the first input of the block, the first and second inputs of the NAND element are connected respectively to the forward output of the readiness trigger of the adder and the first output of the write code decoder, and the output of this element to the second input of the first And element, the third input of which is connected to the memory and the output is with the counting input of the counting trigger and the first inputs of the second, third, sixth and seventh elements And, the direct output of the counting trigger is connected to the second input of the second element And, and the inverse output to the second input the second element And the information input of the counting trigger, the inverse output of the readiness trigger of the adder is connected to the first inputs of the fourth and fifth elements AND, the second inputs of which are connected to the first output of the recorder of the recording feature, the output of the second element And and the second by the moves of the sixth and seventh elements And, the output of the third element And is connected to the third input of the fourth element, And, and the first inputs of the eighth and ninth elements And, the second output of the recording tag decoder is connected to t The third input of the sixth element is And the second input of the ninth element is And, the third output of the decoder sign trait is connected to the third input of the seventh element And the second input of the eighth element And, the output of the fourth element And connected to the second input, the house trigger readiness adder, the first inputs the tenth, eleventh and twelfth elements And, with the third, fourth and twelfth block outputs, the output of the fifth element And are connected to the first inputs of the thirteenth and fourteenth elements And, the fourth element OR and the eighth output block the input of the first element is NOT connected to the second input of the block and the second input of the tenth element AND, and the output of the first element is NOT to the second input of the twelfth element AND, the input of the second element is NOT connected to the fourth input of the block and the second inputs of the eleventh and fourteenth elements AND, but the output of the second element NOT is to the third inputs of the tenth and twelfth elements AND to the second input of the thirteenth element AND, the output of the tenth element AND is connected to the first inputs of the first and second elements OR, the output of the eleven members of that element And to the second input first OR and the first input. the third element OR, the output of the twelfth element AND with the third input of the first element OR and the second input of the third element OR, the output of the thirteenth element AND with the quarter input of the first element OR and the second input of the second element OR, the output of the fourteenth element AND with the fifth input of the first element OR and the third input of the third element OR, the outputs of the first, second, third and

четвертого элементов ИЛИ подключены соответственно к дев тому, дес тому, шестому и тринадцатому выходам блока , выход шестого элемента И соединен с вторыми входами триггера готовности пам ти и четвертого элемента ИЛИ и четырнадцатым выходом блока , выход седьмого элемента И подключен к третьему входу четвертого элемента ИЛИ и первым входам п того и шестого элементов ИЛИ, выход восьмого элемента И соединен с первым входом седьмого элемента ИЛИ и двенадцатым выходом блока, выход дев того элемента И подключен к вторым входам п того.и шестого элементов ИЛИ, двенадцатому и п тнадцатому выходам блока, первый и второй входы п тнадцатого элемента И соединены соответственно с третьим входом блока и выходом шестого элемента ИЛИ, выходы п того элемента ИЛИ и п тнадцатого элемента И подключены соответственно к одиннадцатому и первому выходам блока, второй вход седьмого элемента ИЛИ соединен с шестым входом блока, а выход - с вторым и п тым выходами блока, седьмой выход блока подключен к его ПЯТОМУ входу. На фиг. 1 представлена структурна  схема процессора; на фиг. 2 функциональна  схема блока управлени , вход щего в состав процессора. Процессор содержит накапливающий сумматор 1, блок 2 стековой пам ти результатов, регистр 3 команд и блок 4 управлени , причем выход регистра 3 соединен с первым входом блока 4 и входом кода операции сумматора 1, информационный вход сумматора 1 под ключей к выходу блока 2, а выход сумматор 1 - к первому входу блока 2.стековой пам ти результатов (фйг. 1). Процессор содержит также блок 5 стековой пам ти операндов, триггер б операнда и триггер 7 операции . Первый вход блока 5 соединен с выходом 8 регистра 3, а первый выход - с информационным входом сумматора 1. Информационный вход 9 и информационный выход 10 процессора подключены к информационному .входу и выходу блока 5 и информационному входу и выходу оперативного запоминающего устрюйства (не показано) . Блок 4 управлени  имеет четыре входа 11, 12, 13 и 14 и тринадцати выходов 15-27. Входы блока 4 подклю-. чены к выходу регистра 3 (вход 11}j, с которого передаетс  код признака, к выходу управл ющего разр да блока 5 (йход 12) и к выходс1м триггеров 6 и 7 (входы 13 и 14). Выходы блока 4 управлени  подключены к входам разрешени  приема и выдачи кода блока 2 ( 20 и 21), к входам разрешени  приема кода операции и операнда сумматора 1 (выходы 22 и 23) , кthe fourth elements OR are connected respectively to the ninth, tenth, sixth and thirteenth outputs of the block, the output of the sixth element I is connected to the second inputs of the memory ready trigger and the fourth element OR and the fourteenth output of the block, the output of the seventh element AND is connected to the third input of the fourth element OR and the first inputs of the fifth and sixth elements OR, the output of the eighth element AND is connected to the first input of the seventh element OR and the twelfth output of the block, the output of the ninth element And is connected to the second inputs of the fifth. hundred elements OR, the twelfth and fifteenth block outputs, the first and second inputs of the fifteenth element And are connected respectively to the third input of the block and the output of the sixth element OR, the outputs of the fifth element OR and the fifteenth element AND are connected respectively to the eleventh and first outputs of the block, the second input of the seventh element OR is connected to the sixth input of the block, and the output to the second and fifth outputs of the block, the seventh output of the block is connected to its FIFTH input. FIG. 1 shows a block diagram of the processor; in fig. 2 is a functional diagram of a control unit included in the processor. The processor contains accumulator adder 1, block 2 of the stack memory of results, register 3 of commands and block 4 of control, with the output of register 3 connected to the first input of block 4 and input of the operation code of adder 1, information input of adder 1 under the keys to the output of block 2, and output adder 1 - to the first input of the block 2.stekovoy memory of results (fig. 1). The processor also contains block 5 of the operand stack memory, trigger operand b, and operation trigger 7. The first input of block 5 is connected to output 8 of register 3, and the first output is connected to information input of adder 1. Information input 9 and information output 10 of the processor are connected to information input and output of block 5 and information input and output of a random access memory device (not shown) . Control unit 4 has four inputs 11, 12, 13 and 14, and thirteen outputs 15-27. The inputs of block 4 are connected-. to the output of register 3 (input 11} j, from which the code is transmitted, to the output of the control bit of block 5 (input 12) and to the output of flip-flops 6 and 7 (inputs 13 and 14). The outputs of control 4 are connected to the inputs enable the reception and issuance of the code block 2 (20 and 21), to the inputs of the permission to receive the operation code and operand of the adder 1 (outputs 22 and 23),

входам разращени  приема и выдачи кода блока 5 (выходы 24 и 25) и к входам управлени  сдвигом регистра 3 и входу разрешени  выдачи кода из этого регистра (выходы 26 и 27). Первый выход 15 блока 4 соединен с управ л ющим входом блока 5, а выходы 1619 блока 4 подключены к установочным входам триггеров 6 и 7.inputs for receiving and issuing a code of block 5 (outputs 24 and 25) and to the shift control inputs of register 3 and the input for issuing a code from this register (outputs 26 and 27). The first output 15 of block 4 is connected to the control input of block 5, and the outputs 1619 of block 4 are connected to the setup inputs of the flip-flops 6 and 7.

Блок 4 управлени  содержит триг-0 гер 28- готовности сумматора, триггер 29 готовности пам ти, счетный триггер 30,выполн ющий роль распределител  импульсов, дешифратор 31 признака записи, п тнадцать элементов ИThe control unit 4 contains a trigger-0 trigger 28 — readiness of the adder, a memory readiness trigger 29, a counting trigger 30, acting as a pulse distributor, a write feature decoder 31, fifteen AND elements

5 32-46, семь элементов ИЛИ 47-53,два элемента НЕ 54 и 55 и элемент И-НЕ 56 (фиг. 2). Логические элементы образуют комбинационную схему, коммутирующую тактовые сигналы между5 32-46, seven elements OR 47-53, two elements NOT 54 and 55 and element AND-NOT 56 (Fig. 2). Logical elements form a combinational circuit that commutes the clock signals between

0 соответствующими выходами в зависимости от состо ни  триггеров 28-30, кода на выходе дешифратора 31 и входных сигналов. Кроме того, блок 4 управлени  имеет еще два входа и0 corresponding outputs depending on the state of the trigger 28-30, the code at the output of the decoder 31 and the input signals. In addition, control unit 4 has two more inputs and

5 два выхода. Дл  управлени  обменом сигналами с оперативным запоминающим устройством и сумматором 1 используетс  вход 57 готовности сумматора Ij вход 58 готовности пам ти,5 two exits. To control the signal exchange with the random access memory and the adder 1, the readiness input 57 of the adder Ij is used the input 58 of the memory readiness,

выход 59 разрешени  приема адреса на регистр адреса пам ти, выход 60 разрешени  выдачи кода с регистра числа пам ти и вход тактовых импульсов . the output 59 of enabling the reception of addresses to the memory address register, the output 60 of permitting the issuance of a code from the register of the number of memories and the input of clock pulses.

Процессор работает следующим образом .The processor works as follows.

. На регистр 3 поступает командна  информаци , представл юща  собой строку записей адресов операндов, операций или констант. Вид записи. Register 3 receives the command information, which is a string of addresses of operands, operations or constants. Record Type

0 идентифицируетс  по нескольким стар шим разр дам, содержащим признак вида записи. В регистре 3 производитс  сдвиг записей по мере, их обработ- . ки. С помощью записей кодируютс 0 is identified by several older bits containing the record type flag. In register 3, records are shifted as they are processed. ki Records are encoded using

5 арифметические выражени , представленные в инверсной польскойзаписи. Например, выражение а в с в польской записи имеет вид ав с-. Процес- сор срабатывает выражени , представленные в оптимизированной форме, котора  характеризуетс  наличием групП: не более чем из двух последовательно идущих операндов ; Оптимизированна  форма требует также при вычислении5 arithmetic expressions presented in inverse Polish notation. For example, the expression a in c in a Polish notation has the form ab av-. The processor triggers expressions presented in an optimized form, which is characterized by the presence of groups: no more than two consecutive operands; The optimized form also requires

е минимальной глубины стека результатов . При переводе в оптимальную форму производитс  перестановка операндов местами. Дл  некотора:1Х операций в выражение вводитс  дополнительна e minimum stack depth results. When translated to the optimal form, operands are interchanged in places. For some: 1X operations are added to the expression

д унарна  операци  реверс (обозначим ее;:), котора  означает перестановку местами двух операндов, пересылаемых в сумматор. При выполнении этой операции происходит, перестановка содержимого двух верхних регистровd unary reverse operation (we denote it; :), which means the interchange of two operands sent to the adder. When performing this operation, the contents of the two upper registers are rearranged.

стека Таким образом, выражение stack so the expression

) будет иметь вид -f + zH .) will have the form -f + zH.

При обнаружении признака операнда в регистре 3 блок 4 управлени  сбрасывает триггер 6 в нуль.Адрес операн-. да передаетс  на выход регистра 3, а код операнда со входа 9 поступает в блок 5. Блок 4 анализирует состо ние триггера 7 и записывает в управл ющий разр д блока 5 нуль,, если триггер 7 находитс  в нулевом состо ви1й , после чего триггер 7 устанавливаетс  в единицу. Это означает, что. обнаружен первый операнд пары. Если триггер 7 находитс  в единице, то в управл ющий разр д записываетс  единица , что означает обнаружение второго операнда пары.Upon detection of a sign of an operand in register 3, control block 4 resets trigger 6 to zero. Address operand-. Yes, it is transmitted to the output of register 3, and the operand code from input 9 enters block 5. Block 4 analyzes the state of trigger 7 and writes zero to the control bit of block 5, if trigger 7 is in zero state, then trigger 7 set to one. It means that. The first operand of the pair was detected. If trigger 7 is in one, then one is written to the control bit, which means the detection of the second operand of the pair.

При обнаружении признака константы производитс  тот же набор действий: сброс триггера 6, в нуль, анализ состо ни  триггера 7 и запись приз-г нака парности в управл ющий разр д блока 5, но значение константы переаетс  в блок 5 с регистра 3. При обнаружении признака операции код операции передаетс  на управл ющий вход сумматора -1. Далее производитс  загрузка операндов. Если триггер б находитс  в единице, т.е. предыдущей записью была операци , то оба операнда извлекаютс  из блока 2, если он находитс  в нуле,то первый операнд извлекаетс  из блока 5.Если признак парности равен единице, то второй операнд также извлекаетс  из блока 5, если нулю, то он извлекаетс  из блока 2. Результат выполнени  операции, зайисы аетс  в блок 2.После этого триггер б устанавливаетс  в единицу , а триггер 7 - в нуль.Во врем  выпол нени  очередной операции блок 4 производит сдвиг информации в регистре 3 и анализ признака следующей записи, Если запись - константа, то ее значение пересылаетс  в блок 5, если операнд , то производитс  и.звлечение его содержимого из оперативного запоминающего устройства, т.е. подготовка перандов, как описано выше.When a constant attribute is detected, the same set of actions is performed: reset of trigger 6, zero, analysis of state of trigger 7 and recording of pairwise pair in the control bit of block 5, but the value of the constant is transferred to block 5 from register 3. Upon detection The operation flag is transmitted to the control input of the adder -1. Next, the operands are loaded. If trigger b is in the unit, i.e. the previous entry was an operation, then both operands are extracted from block 2, if it is at zero, then the first operand is extracted from block 5. If the parity sign is equal to one, then the second operand is also extracted from block 5, if zero, then it is extracted from block 2. The result of the operation, appears in block 2. After this, trigger b is set to one, and trigger 7 is set to zero. During the next operation, block 4 shifts the information in register 3 and analyzes the sign of the next record, If the record is constant then its value is sent to block 5, if the operand, then it is retrieved from the random access memory, i.e. Preparing perandas, as described above.

Блок 4 управлени  работает следующим образом. В исходном состо нии триггеры 6 и 7 наход тс  в нуле, а триггеры 28-30 - в единице. Дешифратор 31 выдает на нулевом выходе сиг нал, соответствующий признаку кода Операции, на выходе 1 г адресу операнда , на выходе 2 - константе.Обработка каждого вида записи осуществл етс  за два такта, между которыми может быть пауза, св занна  с ожида нием готовности пам ти. По вление признака адреса операнда Ксигнал на выходе 1 дешифратора 31) приводит к передаче адреса на регистр адреса оперативного запоминающего устройства (сигнал на выходе 59), а триггерThe control unit 4 operates as follows. In the initial state, the triggers 6 and 7 are at zero, and the triggers 28-30 are in the unit. The decoder 31 outputs at zero output a signal corresponding to the feature of the Operation code, at output 1 g to the address of the operand, at output 2, a constant. Each type of recording is processed in two cycles, between which there can be a pause associated with memory read ti. The appearance of the address sign of the X-signal operand at output 1 of the decoder 31) causes the transfer of the address to the address register of the operative storage device (output signal 59), and the trigger

29 устанавливаетс  в нуль, блoкиpy. дальнейшее поступление тактовых импульсов . Сигнал готовности пам ти со входа 58.устанавливает триггер 29 в единицу, разреша  поступление очередного импульса на счетный вход . триггера 30. Во втором такте производитс  прием кода операнда с регистра числа оперативного запоминающего устройства в блок 5 (по сигналам с29 is set to zero, blocky. further arrival of clock pulses. The memory readiness signal from input 58. sets trigger 29 to one, allowing the next pulse to be sent to the counting input. trigger 30. In the second cycle, the operand code is received from the register of the number of random access memory in block 5 (according to signals from

o выходов 26 и 6Q) и сдвиг кода врегистре 3. По вление признака константы (сигнал на выходе 1 дешифратора ) вызывает передачу кода константы из регистра 3 в блок 5 (по сигна- o outputs 26 and 6Q) and code shift in the register 3. The appearance of a constant feature (the signal at the output of the decoder 1) causes the transfer of the constant code from register 3 to block 5 (by signal

S лам с выходов 25 и 27J . Во втором такте производитс  сдвиг кода в регистре 3 на длину кода константы. Так как коды адреса, константы и операции могут иметь разную длину, то блок 4 имеетS lam from exits 25 and 27J. In the second cycle, the code in register 3 is shifted by the code length of the constant. Since the address codes, constants and operations can have different lengths, block 4 has

0 три различных выхода дл  управлени  сдвигом, обозначенных общим номером 26. По вление признака кода операции приводит к тому,-что в зависимости от состо ни  триггера б ((вход 14)0 three different outputs for shear control, indicated by the common number 26. The appearance of the code of the operation code results in that, depending on the state of trigger b ((input 14)

5 производитс  или прием первого, а затем второго операнда (по сигналу со входа 12) в сумматор 1 из б/юка 5 (по сигналам на выходах 20 и 23),или из разных блоков стековой пам ти (по5, either the first and then the second operand is received (by the signal from input 12) to the adder 1 from the b / w 5 (from the signals at the outputs 20 and 23), or from different blocks of the stack memory (by

0 сигналам на выходах 20 и 23, 23 и 24Ь Затем триггер 28 устанавливаетс  в единицу. Дсшее блок управлени  может продолжать анализ признаков и подготовку операндов. Действи  по обработке следующей записи кода операции при отсутствии готовности сумматора 1 блокируютс  триггером 28 и элементом И-НЕ 56. Кажда  передача информации сопровождаетс  выдачей двух сигналов разрешени  выдачи и разрешени  прИе® ма на управл ющие входы источника и приемника (кроме выдачи из сумматора). При вьзчислении выражени  ав cd 2 выборка операндов с и d может быть совмещена с умножением, а выборка операнда z со сложением.0 to the signals at the outputs 20 and 23, 23 and 24b. Then the trigger 28 is set to one. The second control unit may continue the feature analysis and operand preparation. The processing of the next entry of the operation code in the absence of readiness of adder 1 is blocked by trigger 28 and the NAND element 56. Each information transfer is accompanied by the issuance of two transmit and release enable signals to the control inputs of the source and receiver (except for issuing from the adder). When calculating the expression av cd 2, the sample of operands c and d can be combined with multiplication, and the sample of operand z with addition.

Таким образом, введение в процессор блока стековой пам ти операндов глубиной в два регистра и двух триггеров , характеризующих вид предшествующей записи позвол ет повысить его быстродействие за счет совмещени  времени выборки операндов из оперативного запоминающего устройства с вьшрл- . нением предевдущей операции. При отношении между временем выборки из оперативного запоминающего устройства и средним временем выполнени  операции 1:1 производительность предлагаемого процессора на 20% больше,чемThus, the introduction into the processor of a stack memory block of operands with a depth of two registers and two triggers, characterizing the type of the previous record, improves its speed by combining the time of sampling of operands from the random access memory with the top-. a prior operation. With a ratio between the sampling time of the random access memory and the average execution time of the 1: 1 operation, the performance of the proposed processor is 20% more than

известного процессора.known processor.

Claims (2)

1. Процессор, содержащий накапливающий сумматор, блок стековой пам ти результатов, регистр.команд и бло управлени , причем выход регистра команд.соединен с первым входом блока управлени  и входом кода операции накапливающего сумматора, информационный вход накапливающего сумматора подключен к выходу блока стековой пам ти результатов, а выход накапливающего сумматора - к первому бходу блока стековой пам ти результатов, отличающийс  тем, что, ;с целью повышени  быстродействи  процессора, он содержит блок стеко .вой пам ти операндов, триггер операн да и триггер операции, при этом первый вход блока стековой пам ти oneрандов соединен с выходом регистра команд, а первый выход - с информационным входом накапливающего с мматора , управл ющие вход и выход блока стековой пам ти операндов подключены соответственно к первому выходу и второму входу блока управлени , третий и четвертый входы которого соеди нены с выходами соответственно триггера операнда и триггера операции, второй, третий, четвертый и п тый выходы блока управлени  подключены соответственно к нулевому и единичному входам триггера операнда и нуле вому и единичному входам триггера операций, шестой и седьмой выходы блока управлени  соединены соответственно со входами разрешени  приема и выдачи блока стековой пам ти результатов , восьмой и дев тый выходы соответственно с входами- разрешени  приема операнда и приема кода операции сумматора, дес тый и одиннадца.т дай выходы - соответствен1р с входами разрешени  приема и выдачи информации блока стековой пам ти операндов , а двенадцатый и тринадцатый выходы блока управлени  подключены соответственно к входам разрешени  вьщачи и сдвига информации регистра команд, причем вход управлени  суммированием процессора соединен с п тым входом блока управлени , вход управлени  записью процессора подкличей к шестому входу блока управле ни , четырнадцатый и п тнгщцатый выходы блока управлени  соединены соот ветственно с выходом разрешени  выда чи адреса процессора и выходом разре шени  выдачи информации процессора, а вход и выход блока стековой пам ти операндов  вл ютс  информационными входом и выходом процессора. 2. Процессор поп, l,o.тлич а ю щ и и с   тем,, что блок управ лени  содержит триггер готовности сумматора, триггер готовности пам ти счетный триггер, дешифратор признака записи, элементы И, элементы ИЛИ, элементы НЕ и элемент И-НЕ, при этом счетные триггеров готовности сумматора и готовности пам ти и пер вый вход первого элемента И подключены к выходу генератора тактовых импульсов , первые входы триггера готовности сумматора и триггера готовности пам ти соединены соответственно с п тым и шестым входами блока, а входы дешифратора признака записи - с первьам входом блока, первый и второй входы элемента И-НЕ подключены соответственно к пр мому выходу триггера готовности сумматора и первому выходу дешифратора признака записи, а выход этого элемента - к второму входу первого элеме.нта И, третий вход которого соединен с пр мым выходом триггера готовности пам ти, а вы|ход - со счетным входом счетного триггера и первыми входами второго, третьего и седьмого элементов И,пр мой выход счетного триггера подключен к второму входу второго элемента И, а инверсный выход - к второму входу третьего элемента И и информационному входу счетного триггера, инверсный выход триггера готовности сумматора соединен с первыми входами четвертого и п того элементов И, вторые входы которых подключены к первому выходу дешифратора признака записи, выход второго элемента И соединен с третьим входом п того элемента И и . вторыми входами шестого и седьмого элементов И, выход третьего элемента И подключен к третьему входу четвертого элеЙента И и первым входам восьмого и дев того элементов К, второй выход дешифратора признака записи соединен с третьим входом шестого элемента И и вторым входом дев того элемента И, третий выход дешифратора признака записи подключен к третье му входу седьмого элемента И и второму входу восьмого элемента И,выход четвертого элемента И соединен с вторьпл входом триггера готовности сумматора , первыми входами дес того, одиннадцатого и двенадцатого элементов И, с третьим, четвертым и двенадцатым выходами блока, выход п того элемента И подключен к первым входам тринадцатого и четырнадцатого элементов И, четвертого элемента ИЛИ и восьмому выходу блока, вход первого элемента НЕ соединен с вторым входом блока и вторым входом дес того элемента И, а выход первого элемента НЕ -, с вторым входом двенсшцатого элемента И, вход второго элемента НЕ подключен к четвертому входу блока и вторым входам одиннадцатого и четырнадцатого элементов И, а выход второго элемента НЕ - к третьим входам дес того и двенадцатого элементов И и второму входу тринадцатого элемента И, выход дес того элемента и соединен с первыми входами первого и второго элементов ИЛИ, выход одиннадцатого элемента И --.-с вторым входом первого элемента ИЛИ и первым входом третьего элемента ИЛИ, выходдвенадцатого элемента И - с третьим входом первого элемента ИЛИ и вторым входом третьего элемента ИЛИ, выход тринадцатого элемента И - с четвертым . входом первого .элемента ИЛИ и вторим входом второго элемента ИЛИ, выход четырнадцатого элемента И - с п тым входом первого элемента ИЛИ и третьим входом третьего элемента ИЛИ,выходы первого, второго, третьего и четвертого элементов ИЛИ подключены соответственно к дев тому, дес тому, шестому и тринадцатому выходам блока выход mecTord элемента И соединен с вторыми входами триггера готовности пам ти и четвертого элемента ИЛИ и четырнадцатым выходом блока, выход седыжэго элемента И подключен.к третьему входу четвертого элемента ИЛИ и первым входом п того и шестого элементов ИЛИ, выход восьмого элемен та И соединен с первым входом седьмо го элемента ИЛИ и двенадцатым выходом блока, выход дев того элемента И подключен к вторым входам п того и шестого элементов ИЛИ, двенадцатому и п тнадцатому выходам блока, первый и второй входы п тнадцатого элемента И соединены соответственно с третьим входом блока и выходом шестого элемента ИЛИ, выходы п того элемента ИЛИ и п тнадцатого элемента И подключены соответственно.к одиннадцатому и первому выходам блока, второй вход седьмого элемента ИЛИ соединен с шестым входом блока, а выход - с вторым и п тым выходами блока, седьмой выход блока подключен к его п тому входу. Источники информации, прим тые во внимание при экспертизе 1.Авторское свидетельство СССР 391562, кл. G Об F 9/10, 1973. 1. A processor containing a accumulating adder, a stack of the results stack, a register command and a control unit, the output of the command register register is connected to the first input of the control unit and the input of the operation code of the accumulating adder, the information input of the accumulating adder is connected to the output of the stack memory block results, and the output of the accumulating adder - to the first bypass of the stack storage of results, which, in order to increase the speed of the processor, it contains a stack of your operands, three a hero operand and a trigger operation, with the first input of the stack stack memory unit connected to the output of the command register, and the first output to the information input of the accumulator from the mmator, controlling the input and output of the stack memory of operands connected to the first output and the second the input of the control unit, the third and fourth inputs of which are connected to the outputs of the operand trigger and the operation trigger respectively, the second, third, fourth and fifth outputs of the control unit are connected to zero and one, respectively at the inputs of the operand trigger and the zero and single inputs of the operation trigger, the sixth and seventh outputs of the control unit are connected respectively to the enable inputs of the reception and output of the stack memory of results, the eighth and ninth outputs respectively to the inputs of resolving the operand and receiving the adder operation opcode , tenth and odnadnat.t give exits - correspondingly with the inputs of the permission to receive and output information of the block memory of operands, and the twelfth and thirteenth outputs of the control unit are connected respectively but to the inputs of the resolution and shift of the command register information, the processor control summing input is connected to the fifth input of the control unit, the processor control input of the subclip to the sixth input of the control unit, the fourteenth and the fifth outputs of the control unit are connected respectively to the output of the issue The processor addresses and the output resolution of the processor's information output, and the input and output of the operand stack memory block are information input and output of the processor. 2. Processor pop, l, o. Difference and y with the fact that the control unit contains the readiness trigger of the adder, the readiness trigger of the memory, the counting trigger, the decoder of the recording feature, the AND elements, the OR elements, the NOT elements, and the AND element - NOT, while the counting triggers of readiness of the adder and memory readiness and the first input of the first element I are connected to the output of the clock pulse generator, the first inputs of the readiness trigger of the adder and memory readiness trigger are connected to the fifth and sixth inputs of the block, respectively, and the decoder inputs sign for they are connected to the first input of the block, the first and second inputs of the NAND element are connected respectively to the forward output of the readiness trigger of the adder and the first output of the write code decoder, and the output of this element to the second input of the first element I, the third input of which is connected to the direct output of the readiness trigger of the memory, and the output with the counting input of the counting trigger and the first inputs of the second, third and seventh And elements, the direct output of the counting trigger connected to the second input of the second And element, and the inverse output to the second input of the third the second element And the information input of the counting trigger, the inverse output of the readiness trigger of the adder is connected to the first inputs of the fourth and fifth elements AND, the second inputs of which are connected to the first output of the record feature decoder, the output of the second element AND, and. the second inputs of the sixth and seventh elements And, the output of the third element And connected to the third input of the fourth element And and the first inputs of the eighth and ninth elements of K, the second output of the recording tag decoder is connected to the third input of the sixth element And and the second input of the ninth element And, the third the output of the write attribute decoder is connected to the third input of the seventh element I and the second input of the eighth element I, the output of the fourth element I is connected to the second input of the readiness trigger of the adder, the first inputs of the tenth one the twelfth and twelfth elements And, with the third, fourth and twelfth block outputs, the output of the fifth element And is connected to the first inputs of the thirteenth and fourteenth elements And, the fourth element OR and the eighth output of the block, the input of the first element is NOT connected to the second input of the block and the second input the tenth element is AND, and the output of the first element is NOT, with the second input of the twentieth element AND, the input of the second element is NOT connected to the fourth input of the block and the second inputs of the eleventh and fourteenth elements AND, and the output of the second element is NOT to the third inputs of the tenth and twelfth elements AND to the second input of the thirteenth element AND, the output of the tenth element and is connected to the first inputs of the first and second elements OR, the output of the eleventh element AND --.- with the second input of the first element OR and the first input of the third element OR, the output of the twelfth element AND - with the third input of the first element OR and the second input of the third element OR, the output of the thirteenth element AND - with the fourth. the input of the first OR element and the second input of the second element OR, the output of the fourteenth element AND with the fifth input of the first element OR and the third input of the third element OR, the outputs of the first, second, third and fourth elements OR are connected respectively to the ninth, tenth, to the sixth and thirteenth outputs of the block, the mecTord output of the AND element is connected to the second inputs of the memory readiness trigger and the fourth OR element and the fourteenth output of the block, the output of the AND element is connected to the third input of the fourth OR element and the first the fifth and sixth elements OR, the output of the eighth element AND is connected to the first input of the seventh element OR and the twelfth output of the block, the output of the ninth element AND is connected to the second inputs of the fifth and sixth elements OR, the twelfth and fifteenth outputs of the block, the first and the second inputs of the fifteenth element And are connected respectively to the third input of the block and the output of the sixth element OR, the outputs of the fifth element OR and the fifteenth element And are connected respectively. To the eleventh and first outputs of the block, the second input of the seventh ele OR is connected to the sixth input of the unit, and the output is connected to the second and fifth outputs of the unit, the seventh output of the unit is connected to its fifth input. Sources of information, taken into account in the examination 1. The author's certificate of the USSR 391562, cl. G About F 9/10, 1973. 2.Авторское свидетельство СССР 284431, кл. G 06 F 9/04, 1971 (прототип).2. Authors certificate of the USSR 284431, cl. G 06 F 9/04, 1971 (prototype). /f/ f фиг.FIG.