SU959166A1 - On-line memory device - Google Patents
On-line memory device Download PDFInfo
- Publication number
- SU959166A1 SU959166A1 SU803216486A SU3216486A SU959166A1 SU 959166 A1 SU959166 A1 SU 959166A1 SU 803216486 A SU803216486 A SU 803216486A SU 3216486 A SU3216486 A SU 3216486A SU 959166 A1 SU959166 A1 SU 959166A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- input
- output
- accumulators
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(54) OPERATIONAL STORAGE DEVICE
Изобретение относитс к вычислительной технике и может feiTb использовано в цифровой вычислительной машине .The invention relates to computing and may feiTb used in a digital computer.
Известны, оперативные запоминающие устройства (ОЗУ), содержащие основной накопитель, блок . контрол , регистры данных и адресов. ЕмкостЬ: основного накопител таких ЗУ существенно увеличина, и если кака -либо область основного накопител рабогтает ненадежно (дает частые сбои), то nporpeiMMa из этой области перемещаетс в другую I.Known operational memory (RAM), containing the main drive unit. control, data registers and addresses. Capacity: the main storage of such a storage device is significantly increased, and if any area of the main storage is unreliable (gives frequent failures), then nporpeiMMa from this area is moved to another I.
Недостатком этих запоминающих устройств вл етс больша избыточность основного накЬпител -И необходимость специальной разработки математического обеспечени .The disadvantage of these storage devices is the large redundancy of the main driver — and the need for special development of mathematical software.
Наиболее близким к предлагаемому по технической сущности вл етс оперативное ЗУ (ОЗУ), содержащее , основной накопитель, блок контрол , регистр данных, регистр адреса строки , регистр адреса столбца, дешифратор адреса столбца, буферные накопители, накопители адресов и признаков активности. Дл обеспечени высокой скорости обращений к основной пам ти, используетс буферна Closest to the proposed technical entity is the operative memory (RAM) containing the main drive, control unit, data register, row address register, column address register, column address decoder, buffer drives, address accumulators, and activity signs. To provide high speed access to the main memory, a buffer is used.
пам ть. Имеютс средства, позвол ющие отключить неисправную часть буферной пам ти или всю буфернуюпам ть 2.memory Means are available to turn off the faulty part of the buffer memory or the entire buffer memory 2.
5 J5 j
Недостаток запоминающего устройства заключаетс в том, что неисправность в основном накопителе требует остановки и ремонта системы.The disadvantage of the storage device is that the failure in the main drive requires stopping and repairing the system.
Цель изобретени - повышение на10 дежности ОЗУ. The purpose of the invention is to increase the reliability of the RAM.
Поставленна цель достигаетс тем, что в ОЗУ, содержащее основной накопитель , информационные входы которого подключены к одним инфор15 мационньм входам коммутатора, к информационным входам буферных накопителей и к выходам регистра данных , одни из которых подключены к ) выходам основного накопител и ко The goal is achieved by the fact that in RAM, containing the main storage, the information inputs of which are connected to one information input of the switch, to the information inputs of the buffer storage and to the outputs of the data register, one of which is connected to the outputs of the main storage
20 входам блока контрол , другие вл ютс информационными входами устройства , а выход блока контрол управл ющим выходом устройства, одни адресные входы основного накопи25 тел подключены к адресным входам буферных накопителей, к адресным входам накопителей адресов и к входам дешифратора и к выходам регистра адреса столбцов, другие адресные The 20 inputs of the control unit, the others are informational inputs of the device, and the output of the control unit controls the control output of the device, some address inputs of the main accumulator are connected to the address inputs of the buffer accumulators, to the address inputs of the address accumulators and to the inputs of the column address register, other address
30 входы основного накопител подключены к одним входам схем сравнени , к информационным входам накопителей адресов и к выходам регистра адреса строки, входы регистров адресов столбца и строки вл ютс адресными входами устройства, выходы накопителей адресов подключены- к другим входам схем сравнени , выходы которых подключены к одним управл ющим входам буферных накопителей и к входам первого элемента ИЛИ, выходы буферных накопителей подключены к другим информационным входам коммутатора , выходы которого вл ютс информационными выходами устройства, выход первого элемента ИЛИ подключен к входу элемента НЕ, к одному входу первого элемента И и к одному входу триггера, выход которого подключен к управл ющему входу коммутатора и к одному входу второго элемента И, второй выход триггера подключен к одному входу третьего элемента И, другой вход которого подключен к соответствующему управл ющему входу основного накопител и вл етс одним управл ющим входом устройства, другой вход второго элемента И подключен к другому входу первого элемента И, к соответствующему управл ющему входу основного накопител , к первым входам элементов И группы, и - вл етс другим управл ющим входом устройства, выходы первого и второго элементов И подключены д входам второго элемента ИЛИ, выход которого подключен к другим управл ющим входам буферных накопителей, вторые входы элементов И группы подключены к выходсш элементов ИЛИ первой группы, входы которьах подключены к соответствующим выходам накопителей признаков приоритета , первые и вторые управл ющие входы накопителей признаков приоритета подключены соответственно к выходам дешифратора и к выходу первого элемента И, третьи входы элементов И группы подключены к JBHходу элемента НЕ, дополнительно введены накопители признаков режима, адресные входы которых подключены к выходам регистра адреса строки, информационные входы - к выходу блока контрол , а управл ющие входы накопителей признаков режима подключены к выходам соответствующих схем сравнени , элементы ИЛИ второй группы , одни входы которых подключены к выходам накопителей признаков режима, другие входы - к выходам соответствующих схем сравнени , а выходы элементов ИЛК второй группы к информационным входам накопителей признаков приоритета, и четвертый , элемент И, первый вход которого подключен к выходу блока контрол .The 30 inputs of the main accumulator are connected to the same inputs of the comparison circuits, to the information inputs of the address accumulators and to the outputs of the row address register, the inputs of the column and row address registers are the address inputs of the device, the outputs of the address accumulators are connected to other inputs of the comparison circuits, the outputs of which are connected to one control inputs of the buffer accumulators and to the inputs of the first element OR, the outputs of the buffer accumulators are connected to other information inputs of the switch, whose outputs are informational the device outputs, the output of the first element OR is connected to the input of the element NOT, to one input of the first element AND, and to one input of the trigger, the output of which is connected to the control input of the switch and to one input of the second element And, the second output of the trigger is connected to one input of the third element And, another input of which is connected to the corresponding control input of the main accumulator and is one control input of the device, another input of the second element AND is connected to another input of the first element AND, to the corresponding to the control input of the main accumulator, to the first inputs of the elements of the AND group, and - is another control input of the device, the outputs of the first and second elements AND are connected to the inputs of the second OR element, the output of which is connected to other control inputs of the buffer accumulators, the second inputs of the elements And the groups are connected to the output of the elements OR of the first group, the inputs of which are connected to the corresponding outputs of the accumulators of priority signs, the first and second control inputs of the accumulators of priority signs are connected according to Essentially, to the outputs of the decoder and to the output of the first element AND, the third inputs of the elements AND groups are connected to the JBH input of the NOT, additionally accumulators of the mode are added, the address inputs of which are connected to the outputs of the row address register, the information inputs to the output of the control unit, and the control inputs of the mode characteristics accumulators are connected to the outputs of the corresponding comparison circuits, the elements OR of the second group, one inputs of which are connected to the outputs of the mode indication accumulators, other inputs - to the outputs of the corresponding c m comparison, and outputs the second group elements LCID to data inputs of storage attributes priority, and a fourth AND gate having a first input connected to the output control unit.
второй вход - к другому выходу триггера , а входы группы входов четверт го элемента И подключены к выходам соответствующих накопителей признаков режимов, выход .четвертого эле-мента И вл етсй другим управл ющим выходом устройства.the second input is to the other output of the trigger, and the inputs of the group of inputs of the fourth element I are connected to the outputs of the corresponding accumulators of the modes, the output of the fourth element I is another control output of the device.
Кроме того, накопитель признаков режима содержит триггеры, группы элементов И, элемент ИЛИ и дешифратор , входы которого вл ютс адресными входами накопител признаков режима, выходы дешифратора; подключены к первым входам соответствующи элементов И первой и второй групп, вторые входы элементов И первой группы объединены и вл ютс управл ющими входами накопител признаков режима, третьи входы элементов И первой группы подключены к первым выходам соответствующих триггеров, вторые входы которых подключены ко вторым входам элементов И второй группы, вторые выходы элементов И первой группы подключены к. первым входам соответствующих триггеров, вторые входы которых объединены и вл ютс информационными входами накопител признаков режима, вьйсоды элементов И второй группы подключены к входам элемента ИЛИ, выход которого вл етс выходом накопител признаков режима.In addition, the feature store of the mode contains triggers, groups of AND elements, the OR element and the decoder, whose inputs are the address inputs of the mode attribute store, the decoder outputs; connected to the first inputs of the corresponding elements of the first and second groups, the second inputs of the elements of the first group are combined and are the control inputs of the mode indicator accumulator, the third inputs of the elements AND of the first group are connected to the first outputs of the corresponding flip-flops, the second inputs of which are connected to the second inputs of the elements And the second group, the second outputs of the elements And the first group are connected to the first inputs of the corresponding triggers, the second inputs of which are combined and are informational inputs of the drive recognized As the mode, the element outputs of the second group are connected to the inputs of the OR element, the output of which is the output of the mode attribute collector.
На фиг.1 представлена функциональна блок-схема ОЗУ; на фиг.2 схема накопител признаков приоритета; на фиг.З - схема накопител признаков режима на фиг.4 - схема блока контрол .Figure 1 shows the functional block diagram of the RAM; Fig.2 diagram of the accumulator signs of priority; on fig.Z - diagram of the accumulator signs mode in figure 4 - diagram of the control unit
ОЗУ содержит вход чтени 1 устройства , основной накопитель 2, триггер 3, элементы И 4-6, вход записи 7 устройства, элемент И 8, адресный вход 9 устройства, регистр адреса столбца 10, регистр адреса строки 11, буферные накопители 12, накопителей адресов 13, дешифратор 1 накопители признаков режима 15, вхо установа 16 устройства, схемы сравнни 17, регистр данных 18, блок контрол 19, выход сбо 20 устройства, информационный вход 21 устройства, коммутатор 22, выход 23 устройства, накопители признаков приоритета 24, элементы ИЛИ 25-27, элемент НЕ 28, элемент ИЛИ 29, элемент И 30.,и ыход отказа 31 устройства.RAM contains a device 1 read input, main drive 2, trigger 3, AND 4-6 elements, device write 7 input, AND 8 element, device address input 9, column 10 address register, row 11 address register, buffer drives 12, address accumulators 13, the decoder 1 drives the signs of mode 15, set device 16, compare circuits 17, data register 18, control unit 19, device output 20, device information input 21, switch 22, device output 23, priority signs accumulators 24, OR elements 25-27, element NOT 28, element OR 29, element 30. And, Exit and rejection device 31.
Накопитель признаков приоритета содержит первый информационный вход 32, триггеры первойстроки 3335 , элемент И 36 первый выход 37 накопител , второй информационный вход 38, триггеры второй строки 39 и 40, элемент И 41, второй выход 42 N-1-й информационный вход 43, триггер N-1-й строки 44, элемент И 45, N-1-й выход 46, N-й информационныйThe priority indication accumulator contains the first information input 32, the first line triggers 3335, the AND 36 element, the first output 37 of the accumulator, the second information input 38, the second line triggers 39 and 40, the And 41 element, the second output 42 of the N-1st information input 43, trigger N-1-st line 44, element And 45, N-1-th exit 46, N-th information
вход 47, элемент И 48, N-й информационный выход 49, вход разрешени Зс1писи 50, вход выбора 51 и элемент И 52,input 47, element 48 and Nth information output 49, resolution 50 input resolution 50, selection input 51 and element 52,
Накопитель признаков режима содержит вход установа 53, триггеры 54-56, информационный вход 57, элементы И 58-60, вход вьабора 61, адресный вход 62, дешифратор 63, элемент И 64-66, элемент ИЛИ 67 и выход 68.The drive feature mode contains the input set 53, triggers 54-56, information input 57, elements And 58-60, input in adapter 61, address input 62, decoder 63, element And 64-66, element OR 67 and output 68.
Блок контрол содержит вход 69 блока контрол , элемент сложени по модулю два 70, схему сравнени 71 и выход 72. The control unit contains an input 69 of the control unit, an addition element modulo two 70, a comparison circuit 71 and an output 72.
ОЗУ работает следующим образом.RAM works as follows.
Адрес чейки основного накопител 2 (фиг.1) подаетс через адресный вход 9 устройства в регистры 10 и 11 адреса столбца и строки. По сигналу чтени со входа 1 устройства информаци считываетс из заданной адресом чейки основного накопител 2 в регистр данных 18. Считываема информаци из основного накопител 2 контролируетс (например на нечет) блоком контрол 19. .При наличии сигнала записи 7 информаци из регистра данных 18 заноситс в основной накопитель 2 по заданному адресу.The cell address of the main storage unit 2 (Fig. 1) is supplied via the device address input 9 to the registers 10 and 11 of the column and row addresses. According to the read signal from the input 1 of the device, the information is read from the specified cell address of the main drive 2 to the data register 18. The read information from the main drive 2 is monitored (for example, odd) by the control unit 19. If there is a write signal 7, the information from the data register 18 is entered into main drive 2 at a given address.
Дл хранени и выдачи данных, к которым чаще всего обращаютс ОЗУ содержит буферные накопители 12. Информаци наход ща с в одном из буферных накопителей 12, по сигналу чтени с входа 1 считываетс из буферного накопител 12 через коммутатор 22. Если требуема информаци отсутствует в буферных накопител х 12, то чтение по заданному адресу происходит из основного накопител 2. В режиме записи, если адресуема чейка основного накопител 2 есть и, в одном из буферных накопите лей 12, то запись информации изрегистра данных.18 происходит как в тот буферный накопитель 12, так и в основной накопитель 2. В противном случае запись идет Только в, основной накопитель 2/ Последний разбиваетс на горизонтальные строки, количество чеек в каждой из котогадх равно количеству чеек в любом буферном 12 накопителе. Соответствуют щие чейки всех строк основного 2 и буферных 12 накопителей, представл ют собой столбцы основного 2 и буферных 12 накопителей. В чейках бУ ферных накопителей 12 хранитс част используема информаци , либо инфор маци неисправных чеек основного накопител 2. Дл хранени гщресов чеек основного накопител 2, информаци которых расположена в буфе1 ных накопител х 12, используютс накопители адресов 13, чейки которых однозначно соответствуют чейкам буферных накопителей 12. Дл хранени информации о частоте обращений к буферным накопител м 12 ОЗУ содержит накопители признаков приоритета 24,Каждому накопителю признаков приоритета 24 соответствует свой столбец чеек буферного накопител 12. Накопители признаков приоритета 24 вьшолнены в виде треугольной матри0 цы триггероб 34, 35, 39, 40 и 44- (фнг.2), состо щей из N-1-й строки и N-1-го столбца. Суть работы их заключаетс в следующем. Наименее используемой чейке, к которой доль5 ше всего не было обращений столбца буферных накопителей 12 (фиг.1), присваиваетс наименьший приоритет активности. Наивысший приоритет имеет та чейка, к которой было послед0 нее обращение или котора работает в режиме работы чейки основного накопител 2. Кажда i- строка и 1-1-й столбец j-ro накопител признаков приоритета 2А однозначно соответ5 ствует i-й чейке j-ro столбца буферных накопителей 12..При обращении к i-й чейке j-ro столбца буферных накопителей 12 в j-м накопителе признаков приоритета 24 триг0 геры в i-й строке устанавливаютс в единичное состо ние, а триггеры .в столбце - в нулевое, т.е. наименьшему приоритету активности i чейки j-ro столбца буферных на5 копителей 12 соответствует единичное значение триггеров i-й строки и нулевое значение триггеров i-1-го столбца. Дл наимен1эшего приоритета наоборот. Например дл четырех буферных накопителей 12 при обра0 щении к первой чейке выбранного столбца в соответствующем накопи- , теле признаков приоритета 24, на вход 32 (фиг.2) поступает единичный сигнал, который устанавливает For storing and issuing data that is most often accessed, RAM contains buffer drives 12. Information located in one of the buffer drives 12 is read from input 1 by read signal from buffer store 12 through switch 22. If the required information is not in the buffer drives x 12, then the reading at a given address occurs from the main accumulator 2. In the write mode, if the address is a cell of the main accumulator 2 and, in one of the buffer accumulators 12, then the information from the data register is recorded.18 Fernie accumulator 12, and the primary drive 2. Otherwise entry is only in the main storage 2 / Last segmented into horizontal lines, the number of cells in each of kotogadh equal to the number of cells in any buffer storage 12. The corresponding cells of all rows of the main 2 and buffer 12 drives are the columns of the main 2 and buffer 12 drives. The cells of the storage unit 12 store partly used information or information of the defective cells of the main drive 2. To store the spaces of the cells of the main drive 2, the information of which is located in the buffer drives 12, the address accumulators 13 are used, whose cells unambiguously correspond to the cells of the buffer drives 12. For storing information on the frequency of calls to buffer accumulators, 12 RAM contains accumulators of priority signs 24, Each accumulator of priority signs 24 has its own column to the buffer 12. The accumulator 24 drives signs priority vsholneny a triangular matri0 gical triggerob 34, 35, 39, 40 and 44- (fng.2) consisting of N-1-th row and the N-1-th column. The essence of their work is as follows. The least used cell, to which there were no more visits to the column of buffer accumulators 12 (Fig. 1), was given the lowest priority of activity. The highest priority is given to the cell to which there was a last call or which operates in the operating mode of the cell of the main accumulator 2. Each i-row and the 1st to 1st column of the j-ro accumulator of priority signs 2A uniquely correspond to the i-th cell of the j- ro column of buffer accumulators 12..When accessing the i-th cell of the j-ro column of buffer accumulators 12 in the j-th accumulator of priority signs 24, the triggers in the i-th row are set to one and the triggers in the column are in zero i.e. The lowest priority of activity i of the j-ro column of the buffer column on 5 collectors 12 corresponds to the single value of the trigger of the i-th row and the zero value of the trigger of the i-1th column. For the name priority, the opposite is true. For example, for four buffer accumulators 12, when accessing the first cell of the selected column in the corresponding priority sign accumulator 24, a single signal arrives at input 32 (FIG. 2), which sets
5 триггеры 33-35 в единичное состо ние. При -последующем обращении к третьей чейке единичный сигнал поступает на вход 43 и устанавливает в единичное состо ние триггер 44 и в 5 triggers 33-35 in one state. In the subsequent call to the third cell, a single signal is fed to the input 43 and sets the trigger 44 to the single state and
0 нулевое - триггеры 34 и 39. После обращени ко второй чейке в единичное состо ние устанавливаютс триггеры 39 и 40, в нулевое триггер 33. После этого наименее актив5 ной будет четверта чейка, о чем свидетельствует наличие единичного сигнала на 49 элемента 48. При последующем чтении ОЗУ в режиме отсутстви информации в соот0 ветствующем столбце буферных накопителей 12 (фиг.1), запись адреса строки производитс в соответствуютцую чейку четвертого накопител адресов 13, триггеры 35, 40 и 44 0 zero — triggers 34 and 39. After the second cell is accessed, the triggers 39 and 40 are set to one, the zero trigger 33. After this, the fourth cell will be the least active, as evidenced by the presence of a single signal at 49 of element 48. A subsequent read RAM in the absence of information in the corresponding column of the buffer drives 12 (Fig. 1), the row address is written in the corresponding cell of the fourth address accumulator 13, triggers 35, 40 and 44
5 , JJbwr.2) устанавливаютс в нулевое5, JJbwr.2) are set to zero
состо ние, а наименее активной станет чейк; соответствующего столбца первого буферного накопител -12 (фиг.1)..Однако могут возникать ситуации, когда на входах одного или нескольких триггеров 33-35, 39, 40, 44 (фиг.2) одновременно присутс вуют сигналы установки в нуль и единицу . Такие ситуации некорректны (из-за неопределенности .состо ни .триггеров) , однако на работу накопител признаков приоритета 24 (фиг.1) они не указывают никакого воздействи , так как независимо от окончательной установки триггеры одной строки матрицы триггеров 33-3 39, 40, 44 (фиг.2) наход тс в нул вом состо нии. Ячейка, соответствующа этой строке, имеет наименьший приоритет активности. Дл хранени информации о сбое чеек основного накопител 2 (фиГ.1) ОЗУ содержит накопители признаков режима 15, каждому из которых соответствует свой буферный накопитель 12. Накопитель признаков режима 15 содержит триггеры 54-56 (фиг.З), каждому из которых соответствует :сво чейка из соответствующего буферного накопител . 12 (фиг.1). При обнаружении ;сбо . чейки основного накопител 2 в режиме чтени , на выходе блока контрол 49 по вл етс единичный сигнал сбо . После записи адреса сбойной чейки в соответствующий накопитель , адресов 13 единичный.сигнал сбо записываетс в соответствующий триггер.соответствующего накопител признаков режима. Последующа запись нулевого сигнала в эти триггеры исключена. В исходное нулевое состо ние триггеры.54-56 (фиг.З) переключаютс по сигналу установа 53, поступающего на вход установа 16 (фиг.1) устройства в начальный момент работы или после замены неисправных чеек основного накопител 2, т.е. когда все чейки основного накопител 2 исправны. .Адрес строки из регистра 11 сравниваетс на схемах сравнени 17 с адресами, наход щимис в накопител х адресов 13 по заданному адресу столбца. Равенство адресов говоритstate, and the least active will be the check; the corresponding column of the first buffer accumulator -12 (Fig. 1). However, there may be situations when the inputs of one or several flip-flops 33-35, 39, 40, 44 (Fig. 2) simultaneously have signals of setting to zero and one. Such situations are incorrect (due to the uncertainty of the state of the triggers), however, they do not indicate any effect on the operation of the accumulator of priority signs 24 (Fig. 1), since regardless of the final installation, the triggers of one row of the trigger matrix 33-3 39, 40 , 44 (Fig. 2) are in the zero state. The cell corresponding to this row has the lowest priority of activity. For storing information about the failure of the cells of the main storage device 2 (fig. 1), the RAM contains accumulators of mode 15 attributes, each of which has its own buffer storage unit 12. The accumulator of mode 15 attributes contains triggers 54-56 (FIG. 3), each of which corresponds to: Your cell from the corresponding buffer accumulator. 12 (figure 1). When detected; sbo. cells of the main storage device 2 in the read mode, a single failure signal appears at the output of the control unit 49. After the address of the failed cell is recorded in the corresponding accumulator, the addresses 13 of the single signal are written to the corresponding trigger of the corresponding mode indicator accumulator. The subsequent recording of the zero signal into these triggers is excluded. Triggers 544-56 (FIG. 3) are switched to the initial zero state by a signal of setting 53, which enters the input of setting 16 (FIG. 1) of the device at the initial operation time or after replacing the faulty cells of the main storage device 2, i.e. when all the cells of the main drive 2 are healthy. The address of the row from register 11 is compared in the comparison circuits 17 with the addresses located in the accumulators of addresses 13 at the given address of the column. Equality of addresses says
0том, что адресуема информаци есть в соответствующем буферном накопителе 12. Если в режиме чтени ОЗУ требуема информаци есть в адресуемом столбце буферных накопителей 12, то сигнал чтени со входа0 that the addressable information is in the corresponding buffer accumulator 12. If, in the read mode of the RAM, the required information is in the addressable column of the buffer accumulators 12, then the read signal from the input
1.устройства разрешает чтение из чейки выбранного буферного накопител 12 на выход, 23 через коммутато 22. При этом запись в накопителе адресов 13 запрещена- нулевым выходом элемента НЕ 28 и через элемент И 5 разрешена запись в накопители признаков приоритета 24.. Через соответствующие элементы ИЛИ 27 в адресуемом накопителе признаков приоритета 24 наивысший приоритет активности присваиваетс чейкам , адресуемого столбца буферныхнакопителей 12, в которых записана информаци соответствующих сбойных чеек основного накопител 2 и чейке, к которой происходит обращение. Если в чейках адресуемого столбца буферных накопителей 12 нет требуемой информации, то происходит следующее.1. The device allows reading from the cell of the selected buffer accumulator 12 to the output, 23 through the switch 22. At the same time, writing to the address accumulator 13 is prohibited — the zero output of the HE 28 element and the And 5 element allow writing to the accumulators of priority signs 24 .. Through the corresponding elements OR 27 in the addressable accumulator of priority signs 24, the highest priority of activity is assigned to cells, the addressable column of buffer accumulators 12, in which the information of the corresponding failed cells of the main accumulator 2 is written and the cell to Roy is accessed. If the cells of the addressable column of the buffer accumulators 12 do not contain the required information, then the following occurs.
По сигналу чтени со входа 1 устройства триггер 3 переключаетс в нулевое состо ние, которое фиксирует отсутствие необходимой информации в буферных накопител х 12 и переключает коммутатор 22 на вьвдачу информации с регистра данных 18 на выход 23 устройства. Нулевой сигнал с выхода элемента ИЛИ 26 через элемент И 5 запрещает запись в накопители признаков активности 24. Через элемент НЕ 28 этот сигнал разрешает запись в тот накопитель адресов 13, которому соответствует чейка в адресуемом столбце буферных накопителей 12 с наименьшим приоритетом активности. После этого считываема информаци из основного, накопител 2 через регистр данных 18 и коммутатор 22 подаетс на выход 23 .устройства, а также записываетс в соответствующую чейку адресуемого столбца буферных накопителей 12..According to the read signal from input 1 of device, trigger 3 switches to the zero state, which records the absence of necessary information in buffer accumulators 12 and switches switch 22 to input information from data register 18 to output 23 of the device. The zero signal from the output of the element OR 26 through the element AND 5 prohibits the recording of signs of activity 24 into the accumulators. Through the element 28, this signal allows writing to that address accumulator 13 that corresponds to the cell in the addressable column of buffer accumulators 12 with the lowest activity priority. After that, the read information from the main drive 2 through the data register 18 and the switch 22 is supplied to the output of the device 23, and is also recorded in the corresponding cell of the addressable column of the buffer drives 12.
В случае о.бнаружени сбо блоком контрол 19, сигнал о нем поступает на выход сбо 20 устройства и записываетс в соответствующий триггер соответствующего накопител признаков активности 15. Запись признаков активности происходит аналогично . ; . . . .In the event of a detection by the control unit 19, a signal about it arrives at the output 20 of the device and is recorded in the corresponding trigger of the corresponding accumulator of activity signs 15. The recording of activity signs occurs in a similar way. ; . . . .
в режиме записи, если необходимой - чейки нет в адресуемом столбце буферных накопителей 12, по сигналу записи со входа 7 устройства информаци со входа21 через регистр данных 18 записываетс в основной накопитель 2 по заданному адресу. Буферные накопители 12, накопители адресов 13, признаков приоритета 24 и признаков режима 15 остаютс без изменени . Если необходима чейка имеетс в адресуемом столбце, буферных накопителей 12, тО запись информации из регистра данных 18 происходит в соответствующую чейку основного накопител 2 и соответствующую чейку соответствующего буферного накопител 12. Накопители адресов 13, признаков активности 24 и режима 15 остаютс неизменными. В том случае, когда в одном из столбцов основного накопител 2 число неисправных чеек, к которым было обращение , превышает число буферных накопителей 12 (т.е. число накопителей признаков режима 15) фиксируетс отказ на выходе 31 устройства. Отказ фиксируетс и в том случае, когда число нексправнврс чеек в одном из столбцов основного накопител 2, к которым было обращение, равно числу буферных накопителей 12 и задан режим чтени или когда необходимой информации в адресном столбце буферных накопителей 12 нет.in the recording mode, if necessary, the cells are not in the addressable column of the buffer accumulators 12, according to the recording signal from the input 7 of the device, information from the input 21 through the data register 18 is written into the main storage 2 at the specified address. Buffer drives 12, drives of addresses 13, priority signs 24 and mode 15 signs remain unchanged. If a cell is needed in the addressable column, buffer accumulators 12, the recording of information from data register 18 occurs in the corresponding cell of the main accumulator 2 and the corresponding cell of the corresponding buffer accumulator 12. The accumulators of addresses 13, activity 24 and mode 15 remain unchanged. In the case when in one of the columns of the main accumulator 2 the number of faulty cells that were accessed exceeds the number of buffer accumulators 12 (i.e. the number of accumulators of mode 15), a failure is detected at the output 31 of the device. The failure is also recorded in the case when the number of cells in one of the columns of the main drive 2, which was accessed, is equal to the number of buffer drives 12 and the read mode is set or when the necessary information in the address column of buffer drives 12 is not set.
Предложенное устройство позвол ет выполнить автоматическую реконфигурацию основного накопител , в случае обнаружени в нем блоком контрол неисправности, без замены элементов , тогда как в известных ЗУ необходима физическа замена элементов основного накопител . Возможность реконфигурации основного накопител ОЗУ на основе использующегос обо- рудовани позвол ет сделать запоминающее устройство нечувствительным к целому р ду отказов основного накопител . Кроме этого.в предлагаемЬм ОЗУ повышение надежности осуществл етс за Счет незначительного количества дополнительного оборудовани , при этрм последовательность и диапазон адресов ОЗУ не измен етс .The proposed device allows an automatic reconfiguration of the main storage device, in case a failure control unit is detected in it, without replacing the elements, while in the known memory a physical replacement of the main storage device elements is necessary. The ability to reconfigure the main RAM storage device based on the hardware in use allows the storage device to be insensitive to a variety of main storage device failures. In addition, in the proposed RAM, the reliability is increased due to the insignificant amount of additional equipment, with the sequence and address range of the RAM remaining unchanged.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU803216486A SU959166A1 (en) | 1980-12-11 | 1980-12-11 | On-line memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU803216486A SU959166A1 (en) | 1980-12-11 | 1980-12-11 | On-line memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU959166A1 true SU959166A1 (en) | 1982-09-15 |
Family
ID=20931368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU803216486A SU959166A1 (en) | 1980-12-11 | 1980-12-11 | On-line memory device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU959166A1 (en) |
-
1980
- 1980-12-11 SU SU803216486A patent/SU959166A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4051460A (en) | Apparatus for accessing an information storage device having defective memory cells | |
| US5233614A (en) | Fault mapping apparatus for memory | |
| KR960003403B1 (en) | Semiconductor memory device having multiple selector unit simultaneously selecting memory cells from memory cell blocks in diagnostic mode of operation | |
| US4394753A (en) | Integrated memory module having selectable operating functions | |
| US6145092A (en) | Apparatus and method implementing repairs on a memory device | |
| US4106109A (en) | Random access memory system providing high-speed digital data output | |
| US4055754A (en) | Memory device and method of testing the same | |
| US4875196A (en) | Method of operating data buffer apparatus | |
| EP1221165B1 (en) | Circuit and method for a multiplexed redundancy scheme in a memory device | |
| US5303192A (en) | Semiconductor memory device having information indicative of presence of defective memory cell | |
| KR930014623A (en) | Semiconductor memory including redundant memory cell arrays to repair faults | |
| KR970063276A (en) | Semiconductor memory | |
| EP0211565A2 (en) | Random access memories | |
| US3944800A (en) | Memory diagnostic arrangement | |
| US5841710A (en) | Dynamic address remapping decoder | |
| US4841525A (en) | Method and arrangement for testing mega-bit memory modules with arbitrary test patterns in a multi-bit test mode | |
| CN113496757A (en) | Semiconductor memory device and method of repairing semiconductor memory device | |
| EP0669621A1 (en) | Method and apparatus for controlling dynamic random acces memory devices | |
| SU959166A1 (en) | On-line memory device | |
| EP0626650A1 (en) | Devices, systems and methods for implementing a Kanerva memory | |
| US5666312A (en) | Column redundancy scheme for a random access memory incorporating multiplexers and demultiplexers for replacing defective columns in any memory array | |
| US7437627B2 (en) | Method and test device for determining a repair solution for a memory module | |
| JPH10134588A (en) | Semiconductor nonvolatile memory device and writing method therefor | |
| WO1992020068A1 (en) | Fast memory system employing mostly good memories | |
| JP2000065904A (en) | Semiconductor tester |