Claims (2)
Наиболее близким к предлагаемому по технической сущности вл етс устройство дл сопр жени вычислительной машины с импульсными датчиками , содержащее блок формирователей импульсов, входы которого вл ютс соответствующими информационными входами устройства, а выходы соединены с соответствующими входами шифратора, выходом подключенного к входу блока анализа передаваемого сообщени , выходы которого соединены с входами соответствующих блоков согласовани , первый выход каждого из которых соединен через элемент ИЛИ с соответствующим управл ющим выходом устройства, а второй - с информационным входом соответствующего выходного регистра, управл ющий вход и выход которого вл ютс соответствующими управл ющим входом 3 и информационным выходом устройства 23-. , Недостаток известного устройства состоит в его ограниченных функциональных возможност х, вследствие мего выдача информации от источников различным приемником может осуществл тьс только через вычислительную машину. Цель изобретени - расширение функциональных возможностей устройства путем обеспечени адресной коммутации сообщений между приемниками . Поставленна цель достигаетс тем, что в устройство, содержащее блок формирователей, входы которого вл ютс соответствующими информационными входами устройства, а вы ходы соединены с соответствующими входами шифратора, группу блоков со гласовани , каждый из которых первым многоразр дным выходом через эл мент ИЛИ соединен с соответствующим управл ющим выходом устройства, а вторым многоразр дным выходом - с информационным входом соответствующего выходного регистра, выход и уп равл ющий вход которого вл ютс соответствующими информационным выходом и управл ющим входом устройст введены блок формировани управл ющ сигналов, блок анализа адреса и гру па-блоков выдачи сообщений, причем первые входы блоков выдачи сообщений группы соединены с первым входо блока анализа адреса и первым выходом блока формировани управл ющих сигналов, вторые входы - с вторым выходом блока формировани управл ю . щих сигналов, третьи входы - с соот ветствующими выходами блока анализа адреса, выходы - с входами соответствующих блоков согласовани группы, а четвертые входы - с выходами шифратора, входом блока формировани управл ющих сигналов и вторым входом блока анализа адреса. Кроме того, блок формировани управл ющих сигналов содержит элемент ИЛИ и два элемента задержки, причем входы элемента ИЛИ вл ютс многоразр дным входом .блока, а выход соединен через первый элемент з держки с вторым выходом блока и вхо дом второго элемента задержки, выхо которого вл етс первым выходом бл ка. 6 Причем блок выдачи сообщений содержит регистр, соответствующие входы которого вл ютс первым и четвертым входами блока, элемент И, соответствующие входы которого вл ютс вторым и третьим входами блока, и группу усилителей считывани , первые входы которых подключены к соответствующим выходам регистра, вторые входы к выходу элемента И, а выходы вл ютс соответствующими выходами блока. Кроме того, блок анализа адреса содержит регистр, входы которого вл ютс соответствующими входами блока, дешифратор и группу элементов ИЛИ, причем вход дешифратора соединен с выходом регистра, а выходы подключены к соответствующим входам соответствующих элементов ИЛИ группы, выходы которых вл ютс соответствующими выходами блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - структурна схема блока анализа адреса; на фиг. 3 то же, блока формировани управл ющих сигналов; на фиг. k - то же, блока выдачи сообщений. Устройство содержит (фиг. 1) блок 1 формирователей, предназначенных дл формировани импульсов напр жени требуемой длительности и амплитуды при срабатывании св занного с соответствующим формирователем датчика, шифратор 2, образующий на основе одиночного импульса с выхода блока 1 код сообщени , идентифицирующий номер сработавшего сопр гаемого датчика, блок 3 анализа адреса, осуществл ющий автоматический выбор приемника (или приемников) в соответствии с передаваемым кодом сообщени , блок формировани управл ющих сигналов, формирующий из кода сообщени импульсы считывани и сброса, блоки 5 выдачи сообщений группы, обеспечивающих выдачу кода сообщени в соответствующие приемники по команде импульса считывани на выходе блока А, блоки 6 согласовани группы, восстанавливающих форму поступивших разр дных импульсов передаваемого кода сообщени , элементы ИЛИ 7, формирующие на основе кода сообщени одиноч ный импульс, который вл етс сигналом в приемник о поступлении -очередного сообщени с сопр гаемых датчиков , выходные регистры 8, хран щие передаваемый код сообщени от момента его поступлени с выхода блока 6 до момента перезаписи в пам ть соответствующего приемника по его кома нде. Блок 3 анализа адреса (фиг, 2) содержит триггерный регистр 9, который обеспечивает прием кода сообщ ии и запоминание его, дешифратор 10, по коду поступившего сообщени формирующий требуемые разрешающие потенциалы, элементы ИЛИ 11 группы, выдающие разрешающие потенциалы на выходы блока при наличии разреша ющего потенциала на любом из своих входов. Блок k формировани управл ющих сигналов (фиг. 3) содержит элемент ИЛИ 12, назначение которого - преобразовать поступающий с шифратора 2код сообщени в одиночный импульс первый элемент 13 задержки, осуществл ющий задержку одиночного импульса на врем переходных процессо и выдачу его на первый выход блока, второй элемент Ц задержки, обеспечивающий задержку импульса на вре м считывани и выдачу его дл установки триггерных регистров в блок 3и блоках 5 в исходное состо ние. Блок 5 выдачи сообщений (фиг. ) содержит триггерный регистр 15, слу жащий дл хранени кода сообщени до момента считывани и выдачи управл ющих потенциалов, элемент И 16 пропускающий импульс считывани в том случае, когда данный блок долже выдать код сообщений в приемник, ус лители 17 считывани группы, обеспечивающие выдачу записанного в регистр 15 кода сообщени в соответствующий блок 6 по команде импульса считывани с выхода элемента И 16. Устройство работает следующим об разом. В момент срабатывани того или . иного из сопр гаемых датчиков на вход св занного с ним формировател блока 1 поступает сигнал в виде перепада напр жени (или импульса напр жени произвольной формы). На его основе формирователь формирует импульс напр жени требуемой амплитуды и длительности. С выхода форми ровател этот импульс поступает на собственный дл данного сопр гаемог датчика вход шифратора 2. Здесь на его основе образуетс код сообщени идентифицирующий номер сработавшего датчика. С выхода шифратора 2 сообщение в виде параллельного двоичного кода поступает одновременно на вход блока k, на второй 9ход блока 3 и на четвертые входы блоков 5. В блоке 3 и в блоках 5 поступивший код записываетс в приемные регистры. Записанный в приемный регистр блока 3 код сообщени анализируетс и на соответствующих его выходах по вл ютс разрешающие потенциалы , которые подаютс на третьи входы блоков 5. Код сообщени , поступивший в блок Ц, преобразуетс с его помощью в одиночный импульс, который задерживаетс на врем переходных процессов и с второго выхода блока k поступает на вторые входы блоков 5- Если на третьем входе рассматриваемого блока 5 имеетс разрешающий потенциал, поступивший с блока 3, в этом случае импульс блока k обеспечивает считывание кода сообщени с указанного блока 5- Второй импульс блока k, задержанный по отношению к первому, подаетс с первого его выхода на первые входы блоков 5 выдачи сообщений, на первый вход блока 3 и производит сброс триггерных регистров, подготавлива их к приему очередного кода сообщени . Считанный с одного из блоков 5 код поступает на соответствующий блок 6. Здесь его разр дные импульсы усиливаютс и привод тс к требуемой форме. Далее код сообщени поступает с одной стороны через первый выход блока 6 на вход элемента ИЛИ 7, а с другой - через второй выход блока 6 согласовани на вход выходного регистра 8. Элемент ИЛИ 7 на основе разр дных импульсов передаваемого кода сообщени формирует одиночный импульс и выдает его на управл ющий дл данного приемника выход устройства как сигнал i о поступлении очередного сообщени . В выходном регистре 8 код сообщени хранитс до момента перезаписи сооб-t щени в пам ть приемника по его команде . Как только в приемник поступит импульс с выхода элемента ИЛИ 7 он подает на управл ющий вход устройства и далее на управл ющий вход выходного регистра 8 импульс, вл ющийс командой на перезапись его содержимого в пам ть приемника. Таким образом, предлагаемое устройство обеспечивает передачу сообщений о состо нии источников соответ- I. 7 ствующим приемникам без участи вычислительчой машины, Формула изобретени 1. Устройство дл сопр жени источников информации с приемниками, содержащее блок формирователей, вход которого вл ютс соответствующими информационными входами устройства, а выходы соединены с соответствующим входами шифратора, группу блоков согласовани , каждый из которых первым многоразр дным выходом через элемент ИЛИ соединен с соответствующим управ л ющим выходом устройства, а вторым многоразр дным выходом - с информационным входом соответствующего выхо ного регистра, выход и управл ющий вход которого вл ютс соответствующими информационным выходом и управл ющим входом устройства, о т личающеес тем, что, с целью расширени функциональных возможностей устройства за счет обес-печени адресной коммутации сообщений между приемниками, в него введены блок формировани управл ющих сигналов, блок анализа адреса и группа блоков выдачи сообщений, при чем первые входы блоков выдачи сообщений группы соединены с первым :входом блока анализа адреса и пер1вым выходом блока формировани управл ющих сигналов, вторые входы с вторым выходом блока формировани управл ющих сигналов, третьи входыс соответствующими выходами блока анализа адреса, выходы - с входами соответствующих блоков согласовани группы, а четвертые входы - с выходами шифратора, входом блока формировани управл ющих сигналов и вторым входом блока анализа адреса. 6 2. Устройство по п. 1, о т л и чающеес тем, что блок формировани управл щих сигналов содержит элемент ИЛИ и два элемента задержки , причем входы элемента ИЛИ вл ютс многоразр дным входом блока, а выход соединен через первый элемент задержки с вторым выходом блока и входом второго элемента задержки, выход которого вл етс первым выходом блока. , 3. Устройство по п. 1, отличающеес тем, что блок выдачи сообщений содержит регистр, входы которого вл ютс соответственно первым и четвертым входами блока, элемент И, входы которого вл ютс соответственно вторым и третьим входами блока, и группу усилителей считывани , первые входы которых подключены к соответствующим выходам регистра, вторые входы - к выходу элемента И, а выходы вл ютс соответствующими выходами блока. А. Устройство по п. 1, о т л и чающеес тем, что блок анализа адреса содержит регистр, входы которого вл ютс соответственно первым и вторым входами блока, дешифратор и группу элементов ИЛИ, причем вход дешифратора соединен с выходом регистра, а выходы подключены к входам элементов ИЛИ группы, выходы которых вл ютс соответствующими выходами блока. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 37157, кл. G Об F 3/04, 1970. Closest to the proposed technical entity is a device for interfacing a computer with pulse sensors, which contains a block of pulse formers, whose inputs are the corresponding information inputs of the device, and the outputs are connected to the corresponding inputs of the encoder, the output connected to the input of the analysis block of the transmitted message the outputs of which are connected to the inputs of the corresponding matching blocks, the first output of each of which is connected through the OR element to the corresponding the control output of the device, and the second with the information input of the corresponding output register, the control input and output of which are the corresponding control input 3 and the information output of the device 23-. The disadvantage of the known device lies in its limited functionality, due to which the information output from the sources by different receivers can be carried out only through a computer. The purpose of the invention is to expand the functionality of the device by providing address switching of messages between receivers. The goal is achieved by the fact that the device containing a block of drivers, whose inputs are the corresponding information inputs of the device, and the outputs are connected to the corresponding inputs of the encoder, a group of matching blocks, each of which is connected to the first multi-bit output the control output of the device, and the second multi-bit output with the information input of the corresponding output register, the output and control input of which are the corresponding info The control output, the address analysis block and the message block group are entered by the output output and the control input of the device; the first inputs of the group of message delivery blocks are connected to the first input of the address analysis block and the first output of the control signal generation block, the second inputs - with the second output of the control unit formation unit. the third inputs are with the corresponding outputs of the address analysis block, the outputs are with the inputs of the corresponding group matching blocks, and the fourth inputs are with the outputs of the encoder, the input of the control signal generation block and the second input of the address analysis block. In addition, the control signal generating unit contains an OR element and two delay elements, the inputs of the OR element being a multi-digit input of the block, and the output is connected through the first holding element to the second output of the block and the input of the second delay element whose output is It is the first output of a block. 6 Moreover, the message delivery unit contains a register, the corresponding inputs of which are the first and fourth inputs of the block, the AND element, the corresponding inputs of which are the second and third inputs of the block, and a group of read amplifiers, the first inputs of which are connected to the corresponding outputs of the register, the second inputs to the output of the AND element and the outputs are the corresponding outputs of the block. In addition, the address analysis block contains a register whose inputs are the corresponding inputs of the block, a decoder and a group of OR elements, the decoder input connected to the register output, and the outputs connected to the corresponding inputs of the corresponding OR elements whose outputs are the corresponding outputs of the block. FIG. 1 is a block diagram of the device; in fig. 2 is a block diagram of an address analysis block; in fig. 3 is the same, the control signal generation unit; in fig. k - the same block issuing messages. The device contains (Fig. 1) a block 1 of drivers that are designed to generate voltage pulses of the required duration and amplitude when triggered by an encoder 2 associated with the corresponding sensor driver, which, based on a single pulse from the output of block 1, generates a message code identifying the number of the triggered mate sensor, address analysis block 3, which automatically selects the receiver (or receivers) in accordance with the transmitted message code, the control signal generation unit, generating From the message code, the read and reset pulses, the group 5 message delivery units, which provide the message code to the corresponding receivers, by the read pulse command at the output of block A, the group matching units 6, which restore the form of the received discharge pulses of the transmitted message code, OR elements 7, code generated messages based on a single pulse, which is a signal to the receiver of receipt, an alternate message from the associated sensors, output registers 8, storing the transmitted code of the message audio from the moment of its arrival with the output of block 6 until the rewriting in the memory of its associated receiver coma NCU. Address analysis block 3 (FIG. 2) contains a trigger register 9, which receives the message code and memorizes it, the decoder 10, by the code of the incoming message, forming the required resolving potentials, elements OR 11 of the group, issuing the resolving potentials to the outputs of the block if available potential at any of its inputs. The control signal generation unit k (Fig. 3) contains an OR 12 element, whose purpose is to convert the message code from the encoder 2 into a single pulse, the first delay element 13, which delays the single pulse to the transient time and outputs it to the first output of the block, the second delay element C, which provides the delay of the pulse at the readout time and its output for setting the trigger registers in block 3 and blocks 5 to the initial state. The message issuing unit 5 (FIG.) Contains the trigger register 15, which serves to store the message code until the reading and output of the control potentials, the AND 16 element, which transmits the read pulse in the case when the given block still issues the message code to the receiver, the amplifiers 17 readout groups, providing the issuance of the message code recorded in the register 15 to the corresponding block 6 by the read pulse command from the output of the I-16 element. The device works as follows. At the time of this or. otherwise, from the mating sensors, the input of the associated shaper unit 1 receives a signal in the form of a voltage drop (or a voltage pulse of arbitrary shape). On its basis, the shaper generates a voltage pulse of the required amplitude and duration. From the output of the shaper, this pulse arrives at the sensor's input for encoder 2, which is own for this sensor mate. Here, on its basis, a message code identifying the number of the activated sensor is formed. From the output of the encoder 2, the message in the form of a parallel binary code arrives simultaneously at the input of block k, at the second 9th run of block 3 and at the fourth inputs of blocks 5. At block 3 and in blocks 5, the incoming code is written to the receive registers. The message code recorded in the receiving register of block 3 is analyzed and at its corresponding outputs permitting potentials appear, which are fed to the third inputs of blocks 5. The message code entered into block C is converted into a single pulse that is delayed by the transients and from the second output of the block k is fed to the second inputs of the blocks 5- If the third input of the block 5 in question has a resolving potential received from block 3, in this case the pulse of the block k provides the reading of the message code audio unit from said second pulse 5- block k, delayed with respect to the first, it is fed from the first exit to the first inputs 5 Message output blocks to a first input block 3 and resets the flip-flop, preparing it to receive another message code. The code read from one of the blocks 5 goes to the corresponding block 6. Here its bit pulses are amplified and reduced to the required form. Next, the message code comes from one side through the first output of block 6 to the input of the element OR 7, and from the other through the second output of block 6 to match the input of the output register 8. The element OR 7, based on the bit pulses of the transmitted message code, generates a single pulse and outputs it to the control output for the receiver of the device as a signal i about the arrival of the next message. In output register 8, the message code is stored until the message is copied to the receiver’s memory upon its command. As soon as the receiver receives a pulse from the output of the element OR 7, it sends a pulse to the control input of the device and then to the control input of the output register 8, which is a command to overwrite its contents into the memory of the receiver. Thus, the proposed device provides transmission of source status reports to the corresponding I. 7 receivers without a computer machine. Claim 1. An apparatus for interfacing information sources with receivers, comprising a block of drivers, whose input is the corresponding information inputs of the device, and the outputs are connected to the corresponding inputs of the encoder, a group of matching blocks, each of which is connected to the first multi-digit output through the OR element the right output of the device, and the second multi-bit output with the information input of the corresponding output register, the output and control input of which are the corresponding information output and control input of the device, which is required to expand the functionality of the device due to the obes-liver address switching of messages between receivers, a control signal generation unit, an address analysis block and a group of message issuing blocks are entered into it, with the first inputs of the output units Group messages are connected to the first: the address analysis block input and the first output of the control signal generation block, the second inputs to the second control signal generation block output, the third inputs to the corresponding outputs of the address analysis block, the outputs to the inputs of the corresponding group matching blocks, and the fourth the inputs — with the outputs of the encoder, the input of the control signal generation unit, and the second input of the address analysis unit. 6 2. The device of claim 1, wherein the control signal generating unit contains an OR element and two delay elements, the inputs of the OR element are the multi-digit input of the block, and the output is connected through the first delay element to the second the output of the block and the input of the second delay element, the output of which is the first output of the block. 3. The device of claim 1, wherein the message issuing unit comprises a register whose inputs are the first and fourth inputs of the block, respectively, the AND element whose inputs are the second and third inputs of the block, respectively, and the group of read amplifiers, the first the inputs of which are connected to the corresponding outputs of the register, the second inputs to the output of the AND element, and the outputs are the corresponding outputs of the block. A. The device of claim 1, wherein the address analysis block contains a register whose inputs are the first and second inputs of the block, a decoder and a group of OR elements, respectively, the decoder input connected to the register output, and the outputs are connected to the inputs of the elements of the OR group whose outputs are the corresponding outputs of the block. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 37157, cl. G About F 3/04, 1970.
2. Авторское свидетельство СССР по за вке № , кл. G Об F 3/0, 1977 (прототип).2. USSR author's certificate in application no., Cl. G About F 3/0, 1977 (prototype).
Фиг.FIG.
1 I 1 I
ii
г g
1 LJL1 ljl
Фиг.11
-иU-uU
ПP
ПP
ФиеЛFiel