SU928405A1 - Усилитель считывани дл интегрального запоминающего устройства - Google Patents

Description

(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ИНТЕГРАЛЬНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

I

Изобретение относитс , к вычислительной технике, в частности к микроэлектронике , и может быть использовано в производстве интегральных МОП-схем. Известен усилитель считывани  дл  динамических запоминающих устройств (ЗУ), состо щий из двух инверторов и двух ключешлх транзисторов, причем вход первого .инвертора подключен к истокам первого и второго ключевых транзисторов , сток первого ключевого транзистора подключен к выходу первого инвертора , объединенного с входом второго инвертора, а сток второго ключевого транзистора подключен к ылходу второго инвертора, а затворл ключевых транзисторов подклю -ены к шинам управл ющих сигналов Cl .

Однако при таком построенииусилител  не обеспечиваетс  компенсаци  помехи от включени  транзистора выборки однотранзисторной  чейки пам ти, что снижает эффективную чувствительность усилител , потребл етс  значительна 

мощность в статическом режиме и ограничиваетс  быстродействие.

Наиболее близким к предлагаемому техническим рещением  вл етс  усилитель считывани  дл  интегрального ЗУ, содержащий два усилительных транзистора с общим истоком, соединенных тртггерной св зью, стоки которых соединень соответственно с первой и второй сигнальными щинами, а общий исток соедиto нен с первой щиной управлени , два нагрузочных транзистора, истоки которых соединены с соответствующими сигнальными шинами, а стоки - с второй шиной управлени  2 .

IS

Однако в интервале времени между опрокидыванием триггера и его отключением всегда существует цепь сквозного потреблени  через один из усилительных и один нагрузочный транзистор,

Claims (2)

1. 20 усилитель потребл ет энергию от источника питани  и после окончани  процесса опрокидывани , что ведет к увеличению потребл емой мощности и снижает erf быстродействие за счет зар да паразитной емкости схемы. Шль изобретени  - уменьшение потреб л емой мощности и увеличение быстродействи  усилител  считывани . Поставленна  цепь достигаетс  тем, что усилитель содержит два МСЯ1- сонден сатора и два ключевых транзистора, сток первого ключевого транзистора соединен с затвором первого нагрузочноготранзис тора и одной из обкладок первого МОПконденсатора , исток - с первой.сигнальной шиной, затвор - с второй сигнальной шиной, сток второго ключевого транзис тора соединен с затвором второго нагрузочного транзистора и одной из обкладок второго МОП-конденсатора, исток - с второй сигнальной шиной, затвор - с пер вой сигнальной шиной, другие обкладки МСв1-конденсаторов сйуслючень1 к третьей шине управлени . На чертеже представлена схема усилител  считывани . Усилитель считывани  содержит два усилительных транзистора 1 и 2 с общим истоком, соединенных триггерной св зью, стоки которых соединены соответственно с первой и второй сигнальными шинами 3 и 4, а общий исток соединен с первой шиной управлени  5, два нагрузочных транзистора 6 и 7, истоки которых соединены с соответствующими шинами 3 и 4, а стоки - с второй шиной управлени  8, два МОП-конденсатора 9 и 1О и два клю:еы 1х транзистора Ни 12, сток транзистора 11 соединен с затвором транзистора 6 и одной из обкладок МСШ-конденсатора 9, , исток ,- с шиной 3, затвор - с шиной 4, сток тран зистора 12 соединен с затвором транзистора 7 и одной из обкладок МОП-кон денсатора 10, исток - с шиной 4, затво с шиной 3, другие обкладки МОП-конден саторов 9 и 1О подключены к третьей шине управлени  13. В исходном состо нии управл кнца  шина 8 подкточена к источнику питани  (на чертеже не показан), а сигнальные шины 3 и 4 и управл юща  шина 5 зар же ны до опорного напр жени , отключены от источника предзар да (на чертеже не показан) и сохран ют свои потенциалы на паразитных емкост х. На шине 13 поддерживаетс  низкое напр жение. Зар д , считанный из динамической  чейки пам ти (на чертеже не показана) на паразитную емкость одной из сигнальных шин, вызывает изменение ее потенциала, в результате между шинами 3 и 4 возникает информационный разбаланс напр жений . После считывани  сигнала из  чейки на паразитную емкость плеча подаетс  отртщательный перепад напр жени  на шину 5 и положительный перепад напр жени  на шину 13. При этом напр жение на затворах нагрузочных транзисторов 6 и 7 достигает значени  большего, чем напр жение питани , что обеспечивает работу этих транзисторов в крутой области характеристик. После подачи сигналов на управл ющие шины 5 и 13 начинаетс  процесс опрокидывани  усилител  в устойчивое состо ние, направление опрокидывани  усилител  определ етс  знаком информационного разбаланса сигнальных шин. Как только величина разбаланса достигнет величины, большей порогового напр жени  ключевых транзисторов 11 и 12, отпираетс  один из них, например 11 (затвор его будет находитьс  под. более высоким потенциалом), В результате МОП-конденсатор 9 разр жаетс  через транзистор 11 на сигнальную шину , наход щуюс  под более низким потешдиалом , а нагрузочный транзистор 6 запираетс . После окончани  процесса опрокидывани  усилитель приходит в следующее состо ние: нагрузочный транзистор 7 открыт и, наход сь в крутой области характеристики, поддерживает потенциал соответствующей сигнальной шины на высоком уровне, транзисторы 1и- 11 также открыты и подл.ерживают потенциал соответствующей сигнальной шины и затвора нагрузочного транзистора 6 на низком уровне. Транзисторы 6, 2и 12 выключены, так как напр жени  затвор - исток этих транзисторов меньше порогового. Таким образом, состо ние по окончании переходного процесса можно сравнить с состо нием триггера на МОПтранзисторах с дополн ющими Т1тами проводимости, т.е. здесь также отсутствуют цепи статического потреблени  и дифференциальный выходной сигнал на сигнальных шинах равен напр жению питани . Это имеет большое значение дл  интегральных динамических ЗУ большой и сверхбольшой емкости, так как мощность , потребл ема  известными усилител ми считывани , составл ет 7О-80 ь мощности потреблени  ЗУ. Применение предлагаемого усилител  позволит снизить мощность потреблений ЗУ в 2-3 раза. Включение нагрузочных транзисторов в данной схеме производитс  повышенным напр жением, что при сохранени размеров этих транзисторов приводит к повышению быстродействи  схемы. Большое значение имеет также увепиненве дифференциального выходного сигнала до напр жени  питани . Формула изобретени  Усилитель считывани  дл  интеграль .ного запоминающего устройства, содержащий два усилительных транзистора с общим истоком, соединенных триггерной св зью, стоки которых соединены соответственно с первой и второй сигнальными шинами, а общий исток соединен с первой шиной управлени , два .нагрузочных транзистора, истоки которых оединены с соответствующими сигнальными шинами, а стоки - г второйшиной упра лени , отличающийс  тем, что с целью уменьшени  потребл емой мопшоств и увеличени  быстродействи  усвлнтепа считывани , он содержит два М ЯП-кс«денсатора и два ключевых (транзистора,, сток первого ключевого транзистора сое динен с затвором первого нагрузочного транзистора и одной из обкладок первого МОП-конденсатора, исток - с первой сигнальной шиной, затвор - с второй сигнальной шиной, сток второго ключевого транзистора соединен с затвором вто рого нагрузочнс о транзистора и одной из обкладок второго МОП-конденсатора, исток - с второй сигнальной шиноЙ| за- т вор - с первой сигнальной шиной, другие обкладки МОП-конденсаторов подключены к третьей шине управлени .Источники информации, прин тые во внимание при экспертизе 1.IEEE,JoOrncie о SoeicT State Circuits , Ofctober 9ТЗ,р.306-307.
2. 2. Электроника, 1973, . 18, с. 77 (прототип).

   U

   -- Д

   т

   Т .J

   0-J

   ЦТ