SU928405A1 - Усилитель считывани дл интегрального запоминающего устройства - Google Patents
Усилитель считывани дл интегрального запоминающего устройства Download PDFInfo
- Publication number
- SU928405A1 SU928405A1 SU762393457A SU2393457A SU928405A1 SU 928405 A1 SU928405 A1 SU 928405A1 SU 762393457 A SU762393457 A SU 762393457A SU 2393457 A SU2393457 A SU 2393457A SU 928405 A1 SU928405 A1 SU 928405A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bus
- transistor
- transistors
- gate
- signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
Description
(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ИНТЕГРАЛЬНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА
I
Изобретение относитс , к вычислительной технике, в частности к микроэлектронике , и может быть использовано в производстве интегральных МОП-схем. Известен усилитель считывани дл динамических запоминающих устройств (ЗУ), состо щий из двух инверторов и двух ключешлх транзисторов, причем вход первого .инвертора подключен к истокам первого и второго ключевых транзисторов , сток первого ключевого транзистора подключен к выходу первого инвертора , объединенного с входом второго инвертора, а сток второго ключевого транзистора подключен к ылходу второго инвертора, а затворл ключевых транзисторов подклю -ены к шинам управл ющих сигналов Cl .
Однако при таком построенииусилител не обеспечиваетс компенсаци помехи от включени транзистора выборки однотранзисторной чейки пам ти, что снижает эффективную чувствительность усилител , потребл етс значительна
мощность в статическом режиме и ограничиваетс быстродействие.
Наиболее близким к предлагаемому техническим рещением вл етс усилитель считывани дл интегрального ЗУ, содержащий два усилительных транзистора с общим истоком, соединенных тртггерной св зью, стоки которых соединень соответственно с первой и второй сигнальными щинами, а общий исток соедиto нен с первой щиной управлени , два нагрузочных транзистора, истоки которых соединены с соответствующими сигнальными шинами, а стоки - с второй шиной управлени 2 .
IS
Однако в интервале времени между опрокидыванием триггера и его отключением всегда существует цепь сквозного потреблени через один из усилительных и один нагрузочный транзистор,
Claims (2)
- 20 усилитель потребл ет энергию от источника питани и после окончани процесса опрокидывани , что ведет к увеличению потребл емой мощности и снижает erf быстродействие за счет зар да паразитной емкости схемы. Шль изобретени - уменьшение потреб л емой мощности и увеличение быстродействи усилител считывани . Поставленна цепь достигаетс тем, что усилитель содержит два МСЯ1- сонден сатора и два ключевых транзистора, сток первого ключевого транзистора соединен с затвором первого нагрузочноготранзис тора и одной из обкладок первого МОПконденсатора , исток - с первой.сигнальной шиной, затвор - с второй сигнальной шиной, сток второго ключевого транзис тора соединен с затвором второго нагрузочного транзистора и одной из обкладок второго МОП-конденсатора, исток - с второй сигнальной шиной, затвор - с пер вой сигнальной шиной, другие обкладки МСв1-конденсаторов сйуслючень1 к третьей шине управлени . На чертеже представлена схема усилител считывани . Усилитель считывани содержит два усилительных транзистора 1 и 2 с общим истоком, соединенных триггерной св зью, стоки которых соединены соответственно с первой и второй сигнальными шинами 3 и 4, а общий исток соединен с первой шиной управлени 5, два нагрузочных транзистора 6 и 7, истоки которых соединены с соответствующими шинами 3 и 4, а стоки - с второй шиной управлени 8, два МОП-конденсатора 9 и 1О и два клю:еы 1х транзистора Ни 12, сток транзистора 11 соединен с затвором транзистора 6 и одной из обкладок МСШ-конденсатора 9, , исток ,- с шиной 3, затвор - с шиной 4, сток тран зистора 12 соединен с затвором транзистора 7 и одной из обкладок МОП-кон денсатора 10, исток - с шиной 4, затво с шиной 3, другие обкладки МОП-конден саторов 9 и 1О подключены к третьей шине управлени 13. В исходном состо нии управл кнца шина 8 подкточена к источнику питани (на чертеже не показан), а сигнальные шины 3 и 4 и управл юща шина 5 зар же ны до опорного напр жени , отключены от источника предзар да (на чертеже не показан) и сохран ют свои потенциалы на паразитных емкост х. На шине 13 поддерживаетс низкое напр жение. Зар д , считанный из динамической чейки пам ти (на чертеже не показана) на паразитную емкость одной из сигнальных шин, вызывает изменение ее потенциала, в результате между шинами 3 и 4 возникает информационный разбаланс напр жений . После считывани сигнала из чейки на паразитную емкость плеча подаетс отртщательный перепад напр жени на шину 5 и положительный перепад напр жени на шину 13. При этом напр жение на затворах нагрузочных транзисторов 6 и 7 достигает значени большего, чем напр жение питани , что обеспечивает работу этих транзисторов в крутой области характеристик. После подачи сигналов на управл ющие шины 5 и 13 начинаетс процесс опрокидывани усилител в устойчивое состо ние, направление опрокидывани усилител определ етс знаком информационного разбаланса сигнальных шин. Как только величина разбаланса достигнет величины, большей порогового напр жени ключевых транзисторов 11 и 12, отпираетс один из них, например 11 (затвор его будет находитьс под. более высоким потенциалом), В результате МОП-конденсатор 9 разр жаетс через транзистор 11 на сигнальную шину , наход щуюс под более низким потешдиалом , а нагрузочный транзистор 6 запираетс . После окончани процесса опрокидывани усилитель приходит в следующее состо ние: нагрузочный транзистор 7 открыт и, наход сь в крутой области характеристики, поддерживает потенциал соответствующей сигнальной шины на высоком уровне, транзисторы 1и- 11 также открыты и подл.ерживают потенциал соответствующей сигнальной шины и затвора нагрузочного транзистора 6 на низком уровне. Транзисторы 6, 2и 12 выключены, так как напр жени затвор - исток этих транзисторов меньше порогового. Таким образом, состо ние по окончании переходного процесса можно сравнить с состо нием триггера на МОПтранзисторах с дополн ющими Т1тами проводимости, т.е. здесь также отсутствуют цепи статического потреблени и дифференциальный выходной сигнал на сигнальных шинах равен напр жению питани . Это имеет большое значение дл интегральных динамических ЗУ большой и сверхбольшой емкости, так как мощность , потребл ема известными усилител ми считывани , составл ет 7О-80 ь мощности потреблени ЗУ. Применение предлагаемого усилител позволит снизить мощность потреблений ЗУ в 2-3 раза. Включение нагрузочных транзисторов в данной схеме производитс повышенным напр жением, что при сохранени размеров этих транзисторов приводит к повышению быстродействи схемы. Большое значение имеет также увепиненве дифференциального выходного сигнала до напр жени питани . Формула изобретени Усилитель считывани дл интеграль .ного запоминающего устройства, содержащий два усилительных транзистора с общим истоком, соединенных триггерной св зью, стоки которых соединены соответственно с первой и второй сигнальными шинами, а общий исток соединен с первой шиной управлени , два .нагрузочных транзистора, истоки которых оединены с соответствующими сигнальными шинами, а стоки - г второйшиной упра лени , отличающийс тем, что с целью уменьшени потребл емой мопшоств и увеличени быстродействи усвлнтепа считывани , он содержит два М ЯП-кс«денсатора и два ключевых (транзистора,, сток первого ключевого транзистора сое динен с затвором первого нагрузочного транзистора и одной из обкладок первого МОП-конденсатора, исток - с первой сигнальной шиной, затвор - с второй сигнальной шиной, сток второго ключевого транзистора соединен с затвором вто рого нагрузочнс о транзистора и одной из обкладок второго МОП-конденсатора, исток - с второй сигнальной шиноЙ| за- т вор - с первой сигнальной шиной, другие обкладки МОП-конденсаторов подключены к третьей шине управлени .Источники информации, прин тые во внимание при экспертизе 1.IEEE,JoOrncie о SoeicT State Circuits , Ofctober 9ТЗ,р.306-307.
- 2. Электроника, 1973, . 18, с. 77 (прототип).U-- ДтТ .J0-JЦТ
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762393457A SU928405A1 (ru) | 1976-08-05 | 1976-08-05 | Усилитель считывани дл интегрального запоминающего устройства |
FR7723074A FR2392542A1 (fr) | 1976-08-05 | 1977-07-27 | Amplificateur de lecture pour memoires a circuits integres |
GB31829/77A GB1550316A (en) | 1976-08-05 | 1977-07-28 | Integrated circuit read amplifier |
JP9047277A JPS5330837A (en) | 1976-08-05 | 1977-07-29 | Amplifier for reading integrated circuit memory |
US05/820,157 US4166225A (en) | 1976-08-05 | 1977-07-29 | Read amplifier for integrated-circuit storage device |
DE2734987A DE2734987C3 (de) | 1976-08-05 | 1977-08-03 | Flip-Flop-Leseverstärker für integrierte Speichereinrichtungen |
DD7700200424A DD132693A1 (de) | 1976-08-05 | 1977-08-03 | Leseverstaerker fuer integrierte speichereinrichtungen |
NLAANVRAGE7708627,A NL175236C (nl) | 1976-08-05 | 1977-08-04 | Leesversterker. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762393457A SU928405A1 (ru) | 1976-08-05 | 1976-08-05 | Усилитель считывани дл интегрального запоминающего устройства |
Publications (1)
Publication Number | Publication Date |
---|---|
SU928405A1 true SU928405A1 (ru) | 1982-05-15 |
Family
ID=20673110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762393457A SU928405A1 (ru) | 1976-08-05 | 1976-08-05 | Усилитель считывани дл интегрального запоминающего устройства |
Country Status (8)
Country | Link |
---|---|
US (1) | US4166225A (ru) |
JP (1) | JPS5330837A (ru) |
DD (1) | DD132693A1 (ru) |
DE (1) | DE2734987C3 (ru) |
FR (1) | FR2392542A1 (ru) |
GB (1) | GB1550316A (ru) |
NL (1) | NL175236C (ru) |
SU (1) | SU928405A1 (ru) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53120238A (en) * | 1977-03-29 | 1978-10-20 | Mitsubishi Electric Corp | Semiconductor amplifier |
CH619329A5 (ru) * | 1977-07-15 | 1980-09-15 | Sodeco Compteurs De Geneve | |
JPS5457921A (en) * | 1977-10-18 | 1979-05-10 | Fujitsu Ltd | Sense amplifier circuit |
JPS59169B2 (ja) * | 1977-10-25 | 1984-01-05 | 三菱電機株式会社 | フリップフロップ回路 |
FR2412982A1 (fr) * | 1977-12-23 | 1979-07-20 | Signetics Corp | Circuit amplificateur pour lire et rafraichir de l'information |
DE2824727A1 (de) * | 1978-06-06 | 1979-12-13 | Ibm Deutschland | Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen |
US4286178A (en) * | 1978-06-12 | 1981-08-25 | Texas Instruments Incorporated | Sense amplifier with dual parallel driver transistors in MOS random access memory |
JPS56500109A (ru) * | 1979-03-13 | 1981-02-05 | ||
JPS6045499B2 (ja) * | 1980-04-15 | 1985-10-09 | 富士通株式会社 | 半導体記憶装置 |
US4521703A (en) * | 1982-08-30 | 1985-06-04 | Rca Corporation | High speed sense amplifier |
US4589020A (en) * | 1982-11-22 | 1986-05-13 | Olympus Optical Co., Ltd. | TV video data input apparatus |
EP0218238B1 (en) * | 1985-10-09 | 1991-07-03 | Nec Corporation | Differential amplifier circuit |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3795898A (en) * | 1972-11-03 | 1974-03-05 | Advanced Memory Syst | Random access read/write semiconductor memory |
US3838295A (en) * | 1973-02-05 | 1974-09-24 | Lockheed Electronics Co | Ratioless mos sense amplifier |
US3959781A (en) * | 1974-11-04 | 1976-05-25 | Intel Corporation | Semiconductor random access memory |
JPS51128236A (en) * | 1975-04-30 | 1976-11-09 | Nec Corp | A memory circuit |
US4031522A (en) * | 1975-07-10 | 1977-06-21 | Burroughs Corporation | Ultra high sensitivity sense amplifier for memories employing single transistor cells |
US4061999A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Dynamic random access memory system |
US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
US4069475A (en) * | 1976-04-15 | 1978-01-17 | National Semiconductor Corporation | MOS Dynamic random access memory having an improved sense and restore circuit |
US4081701A (en) * | 1976-06-01 | 1978-03-28 | Texas Instruments Incorporated | High speed sense amplifier for MOS random access memory |
-
1976
- 1976-08-05 SU SU762393457A patent/SU928405A1/ru active
-
1977
- 1977-07-27 FR FR7723074A patent/FR2392542A1/fr active Granted
- 1977-07-28 GB GB31829/77A patent/GB1550316A/en not_active Expired
- 1977-07-29 JP JP9047277A patent/JPS5330837A/ja active Pending
- 1977-07-29 US US05/820,157 patent/US4166225A/en not_active Expired - Lifetime
- 1977-08-03 DE DE2734987A patent/DE2734987C3/de not_active Expired
- 1977-08-03 DD DD7700200424A patent/DD132693A1/xx unknown
- 1977-08-04 NL NLAANVRAGE7708627,A patent/NL175236C/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
GB1550316A (en) | 1979-08-08 |
US4166225A (en) | 1979-08-28 |
NL175236C (nl) | 1984-10-01 |
DD132693A1 (de) | 1978-10-18 |
JPS5330837A (en) | 1978-03-23 |
DE2734987B2 (de) | 1979-01-25 |
DE2734987A1 (de) | 1978-02-09 |
NL175236B (nl) | 1984-05-01 |
NL7708627A (nl) | 1978-02-07 |
FR2392542B1 (ru) | 1980-02-22 |
DE2734987C3 (de) | 1981-05-07 |
FR2392542A1 (fr) | 1978-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU928405A1 (ru) | Усилитель считывани дл интегрального запоминающего устройства | |
US5075888A (en) | Semiconductor memory device having a volatile memory device and a non-volatile memory device | |
US4028557A (en) | Dynamic sense-refresh detector amplifier | |
US4103342A (en) | Two-device memory cell with single floating capacitor | |
US4239993A (en) | High performance dynamic sense amplifier with active loads | |
CA1114953A (en) | Dynamic sense-refresh detector amplifier | |
US4069475A (en) | MOS Dynamic random access memory having an improved sense and restore circuit | |
EP0474238A2 (en) | Semiconductor memory circuit | |
EP0243169B1 (en) | Sense amplifiers | |
KR100272903B1 (ko) | 반도체 기억 장치 | |
US4336465A (en) | Reset circuit | |
JPS6160517B2 (ru) | ||
SU1076001A3 (ru) | Ячейка пам ти дл интегрального матричного накопител | |
US4508980A (en) | Sense and refresh amplifier circuit | |
US4267465A (en) | Circuit for recharging the output nodes of field effect transistor circuits | |
US4496850A (en) | Semiconductor circuit for enabling a quick rise of the potential _on the word line for driving a clock signal line | |
KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
US3971004A (en) | Memory cell with decoupled supply voltage while writing | |
US4069474A (en) | MOS Dynamic random access memory having an improved sensing circuit | |
GB1526419A (en) | Static storage elements for electronic data stores | |
KR940003836B1 (ko) | 데이타 감지회로 | |
KR940026963A (ko) | 센스증폭회로 및 그의 구동방법 | |
SU1702423A1 (ru) | Усилитель считывани дл запоминающего устройства | |
JPS5864697A (ja) | 半導体メモリセル | |
JPS6014439B2 (ja) | リ−ドオンリメモリ回路 |