SU926619A1 - Устройство дл программного управлени технологическим оборудованием - Google Patents
Устройство дл программного управлени технологическим оборудованием Download PDFInfo
- Publication number
- SU926619A1 SU926619A1 SU802864242A SU2864242A SU926619A1 SU 926619 A1 SU926619 A1 SU 926619A1 SU 802864242 A SU802864242 A SU 802864242A SU 2864242 A SU2864242 A SU 2864242A SU 926619 A1 SU926619 A1 SU 926619A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- selector
- inputs
- multiplexer
- address
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относится к автоматике и вычислительной технике и предназначено для использования, в системах программного управления станками и автоматическими линиями.
Известно устройство для программного управления технологическим оборудованием [1J.
Недостатками этого устройства являются значительный объем памяти программ и сложность программирования, что существенно сокращает область применения устройства.
Наиболее близким к предлагаемому по технической сущности является устройство для программного управления технологическим оборудованием, содержащее включенные последовательно генератор, счетчик и блок памяти, выходы которого подключены к терминальному блоку через вычислительный блок и адресную шину, соединенную с одними входами селектора-мультиплексора, Другие вхдды которого соединены с входами устройства [2].
Недостатками устройства также являются сложность программирования, увеличенный объем памяти и ограниченные эксплуатационные возможности, связанные с тем, что во-первых, при программировании работы устройства необходимо учитывать вид контакта во входной цепи - нормально замкну5 тый или нормально разомкнутый, вовторых, введение признака вида контакта увеличивает длину командного слова на 4 бит, т.е. увеличен объем памяти, в-третьих, при эксплуатации устройства невозможно без изменения программы заменить вышедший из строя замкнутый контакт на имеющийся в наличии разомкнутый контакт и наоборот.
Цель изобретения - расширение '’ области применения устройства за счет упрощения программирования и сокращения объема памяти программы. Поставленная цель достигается 2Q тем, что в устройство для программного управления технологическим оборудованием, содержащее включенные последовательно генератор, счетчик и блок памяти, выходы которого подключены к терминальному блоку через вычислительный блок и адресную шину, соединенную с одними входами селектора-мультиплексора, другие входы которого соединены с входами устройства, введены включенные последовало тельно дополнительные блок памяти и селектор-мультиплексор, подключенный другими входами к адресной шине, и элемент ''Неравнозначность’’, входы которого соединены с выходами обоих селекторов-мультиплексоров, а выход* подключен к другому входу 5 вычислительного блока.
На чертеже приведена структурная схема предлагаемого устройства.
Устройство содержит генератор 1, счетчик 2, блок 3 памяти, состоящий 10 из многоразрядных ячеек 4 памяти и схемы 5 выборки многоразрядных кодов, вычислительный блок (процессор) 6, терминальный блок (блок формирования выходных сигналов) 7, адрес- 15 ную шину 8, элементы 9 согласования, селектор-мультиплексор 10 с внутренним дешифратором и элементами И, дополнительный блок памяти (постоянное перепрограммируемое запоминающее’ 2л устройство) 11, селектор-мультиплексор 12с внутренним дешифратором и элементами И и элемент ’’Неравнозначность ’ 1 13.
Устройство работает следующим __ образом. “
Генератор 1 формирует импульсы, которые с его выхода поступают на вход счетчика 2, где пересчитываются. На выходах счетчика 2 формируется код, который подается на управляющие 30 входы схемы 5 выборки. Схема 5 обеспечивает выдачу содержимого из ячеек 4 памяти, код адреса которой установлен на входах схемы 5.
Каждый следующий импульс устанав-35 ливает на выходах счетчика 2 новый адрес и так до тех пор, пока не будет считано содержимое.всех ячеек.
Затем цикл считывания повторяется. На выходах блока 3 памяти после- 40 довательно формируются коды команд, которые'состоят из двух частей кода адреса и кода операции. Код операции поступает на входы процессора 6, код адреса - в адресную ши- 45 •ну 8.
Процессор 6 реализует логическую функцию (дизъюнкцию, конъюнкцию и др.) над операндом, поступающим на его вход с выхода элемента ' ’Нерав- <-« нозначность'' 13 и операндом, хранящимся в памяти процессора 6, в соответствии с. кодом операции на его входах, соединенных с выходами блока 3 памяти, результат операции 5 подается с выхода процессора 6 в блок 7 формирования выходных сигналов, который по команде из блока 3 памяти принимает операнд и формирует выходной сигнал, соответствующий 10' значению операнда на том выходе, адрес которого поступает из адресной шины 8.
Формирование операнда на входе процессора 6 происходит под управ15 лением селектора-мультиплексора 12.
Входы селектора-мультиплексора соединены с выходами постоянного перепрограммируемого устройства 11, разряды кода в котором сформированы 2Q в зависимости от вида контакта коммутационного элемента в соответствующей входной цепи.
Если”во входной цепи стоит нормально разомкнутый контакт, то в соответствующем разряде постоянного перепрограммируемого запоминающего устройства 11 записан логический ’ ' 0 ' ', если нормально замкнутый контакт - логическая ' '1''.
Коды, поступающие на адресные 3® входы селекторов-мультиплексоров и 12, обеспечивают подключение к выходу селектора-мультиплексора 10 поочередно сигналов со всех входных цепей и к выходу селектора-мульти35 плексора 12 - значений соответствующих разрядов кода, хранящегося в постоянном перепрограммируемом запоминающем устройстве 11. Оба выхода селекторов-мультиплексоров 10 и 12 40 подключены ко входам элемента ''Неравнозначность' 1 13.
Во время присутствия на шине 8 одного значения кода элемент '’Неравнозначность’ ' 13 инвертирует или 45 неинвертирует информационный сигнал с выхода селектора-мультиплексора 10 в зависимости от значения двоичной переменной на выходе селекторамультиплексора 12 в соответствии с таблицей.
Значение двоичного сигнала на выходе | Примечание | ||
селектора-мультиплексора 10 | селектора-мультиплексора 12 | элемента 13 | |
0 | 0 | 0 | Инверсия |
1 | 0 | 1 | сигнала нёт |
♦ 1 0 | 1 | 1 | Инверсия |
1 | 1 | 0 | сигнала нет |
При поступлении на адресную шину 8 кода адреса определенной входной цепи информационный сигнал о состоянии этой цепи поступает через соответствующий элемент 9 согласования на селектор-мультиплексор 10, с выхода которого обрабатывается элементом *’Неравнозначность'1 13 в сбответствии с информационным сигналом на соответствующем выходе постоянного перепрограммируемого запоминающего устройства 11. Сигнал элемента ДЗ поступает на цессора 6.
Введение в контроллер мультиплексора, постоянного перепрограммируемого запоминающего устройства и элемента ’'Неравнозначность* 1 повышает-его функциональные возможности, упрощает программирование и сокращает объем памяти программы на 6-8%.
Claims (2)
- и селектор-мультиплексор, подключенный другими входами к адресной шине, и элемент Неравнозначность входы которого соединены с выходами обоих селекторов-мультиплексоров, а выход подключен к другому входу вычислительного блока. На чертеже приведена структурна схема предлагаемого устройства. Устройство содержит генератор 1 счетчик 2, блок 3 пам ти, состо щий из многоразр дных чеек 4 пам ти и схемы 5 выборки многоразр дных кодов , вычислительный блок (процессо 6, терминальный блок (блок формировани выходных сигналов) 7, адресную шину 8, элементы 9 согласовани селектор-мультиплексор Юс внутрен ним дешифратором и элементами И, до полнительный блок пам ти (посто нно перепрограммируемое запоминающее устройство) 11, селектор-мультиплек сор 12с внутренним дешифратором и элементами И и элемент Неравнозначность 13. Устройство работает следующим образом. Генератор 1 формирует импульсы, которые с.его выхода поступают на вход счетчика 2, где пересчитываютс На выходах счетчика 2 формируетс код, который подаетс на управл ющи входы схемы 5 выборки. Схема 5 обес печивает выдачу содержимого из чее 4 пам ти, код адреса которой установлен на входах схемы 5. Каждый следующий импульс устанав ливает на выходах счетчика 2 новый адрес и так до тех пор, пока не будет считано содержимое всех чеек. Затем цикл считывани повтор етс . На выходах блока 3 пам ти после довательно формируютс коды команд, которыесосто т из двух частей кода адреса и кода операции. Код операции поступает на входы процессора 6, код адреса - в адресную шину 8. Процессор 6 реализует логическую функцию (дизъюнкцию, конъюнкцию и др.) над операндом, поступающим на его вход с выхода элемента Неравнозначность 13 и операндом, хран щимс в пам ти процессора 6, в соответствии с, кодом операции на его входах, соединенных с выходами блока 3 пам ти, результат операции подаетс с выхода процессора 6 в блок 7 формировани выходных сигналов , который по команде из блока 3 пам ти принимает операнд и формирует выходной сигнал, соответствующий значению операнда на том выходе, адрес которого портупает из адресной шины 8. Формирование операнда на входе процессора 6 происходит под управлением селектора-мультиплексора 12. Входы селектора-мультиплексора 12 соединены с выходами посто нного перепрограммируемого устройства 11, разр ды кода в котором сформированы в зависимости от вида контакта коммутационного элемента в соответствующей входной цепи. входной цепи стоит нормально разомкнутый контакт, то в соответствующем разр де посто нного перепрограммируемого запоминающего устройства 11 записан логический О , если нормально замкнутый контакт - логическа . Коды, поступающие на адресные входы селекторов-мультиплексоров 10 и 12, обеспечивают подключение к выходу селектора-мультиплексора 10 поочередно сигналов со всех входных цепей и к выходу селектора-мультиплексора 12 - значений соответствующих разр дов кода, хран щегос в посто нном перепрограммируемом запоминающем устройстве 11. Оба выхода селекторов-мультиплексоров 10 и 12 подключены ко входам элемента Heравнозначность 13. Во врем присутстви на шине 8 одного значени кода элемент Heравнозначность 13 инвертирует или неинвертирует информационный сигнал с выхода селектора-мультиплексора 10 в зависимости от значени двоичной переменной на выходе селекторамультиплексора 12 в соответствии с таблицей. При поступлении на адресную шину 8 кода адреса определенной входной цепи информационный сигнал о состо нии этой цепи поступает через соответствующий элемент 9 согласовани на селектор-мультиплексор 10, с выхода которого обрабатываетс элемен том Неравнозначность 13 в сЬответствии с информационным сигналом на соответствующем выходе посто н.но го nepenporpaMivwpyeMoro запоминающе го устройства 11. Сигнал с выхода элемента ДЗ поступает на вход процессора 6. Введение в контроллер селекторамультиплексора , посто нного перепрограммируемого запоминающего устройства и элемента Неравнозначность повышает-его функционгшьные возможности, упрощает программировани и сокращает объем пам ти прог раммы на 6-8%. Формула изобретени Устркэйство дл программного управлени технологическим оборудованием , содержсидее включенные послёдо вательно генератор, счетчик и блок пам ти, выходы которого подключены к терминальному блоку через вычислительный блок и адресную ишну, соединенную с одними вxoдa и селекторамультиплексора , другие входы которого соединены с входами устройства, отличающеес тем, что, с целью расширени области применени устройства за счет упрощени программировани и сокращени объема программ, оно содержит включенные последовательно дополнительные блок пам ти и селектор-мультиплексор, подклйченный другими входс1МИ к гщресной шине, и элемент Неравнозначность , входы которого соединены с выходами обоих селекторов-мультиплексоров , а выход подключен к другому входу вычислительного блока. Источники информации, прин тые во внимание при экспертизе 1.Срибнер Л.А. Программируемые контроллеры, их особенности и тенденции развити . Сб. Управл ющие машины и системы , 1978, 2.
- 2.Патент Великобритании № 1507537, кл. 83 (3), опублик. 1962 (прототип) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802864242A SU926619A1 (ru) | 1980-01-04 | 1980-01-04 | Устройство дл программного управлени технологическим оборудованием |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802864242A SU926619A1 (ru) | 1980-01-04 | 1980-01-04 | Устройство дл программного управлени технологическим оборудованием |
Publications (1)
Publication Number | Publication Date |
---|---|
SU926619A1 true SU926619A1 (ru) | 1982-05-07 |
Family
ID=20869909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802864242A SU926619A1 (ru) | 1980-01-04 | 1980-01-04 | Устройство дл программного управлени технологическим оборудованием |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU926619A1 (ru) |
-
1980
- 1980-01-04 SU SU802864242A patent/SU926619A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3470542A (en) | Modular system design | |
US5224070A (en) | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory | |
US4670858A (en) | High storage capacity associative memory | |
US5305284A (en) | Semiconductor memory device | |
EP0025801B1 (en) | Access system for memory modules | |
US4445204A (en) | Memory device | |
KR840001731A (ko) | 순차적인 워어드가 정열된 어드레스 지정장치 | |
KR930017025A (ko) | 멀티시리얼 액세스 메모리 | |
US5269012A (en) | Stack memory system including an address buffer for generating a changed address by inverting an address bit | |
US4162519A (en) | Data processor with address allocation to operations | |
EP0358773B1 (en) | Microcomputer | |
US5155826A (en) | Memory paging method and apparatus | |
US4500961A (en) | Page mode memory system | |
SU926619A1 (ru) | Устройство дл программного управлени технологическим оборудованием | |
US4195339A (en) | Sequential control system | |
US4101967A (en) | Single bit logic microprocessor | |
US3564514A (en) | Programmable logic apparatus | |
US4758991A (en) | Rewritable semiconductor memory device having a decoding inhibit function | |
PL116724B1 (en) | Method and system for executing data processing instructions in a computer | |
JPS5532270A (en) | Read control circuit for memory unit | |
US5850509A (en) | Circuitry for propagating test mode signals associated with a memory array | |
GB2272088A (en) | Rom burst transfer continuous read-out method | |
US4019144A (en) | Conditional latch circuit | |
JP3183167B2 (ja) | 半導体記憶装置 | |
US11862291B2 (en) | Integrated counter in memory device |