SU920699A2 - Encoder - Google Patents

Description

(54) 1Ш1ФРАТОР(54) 1SH1FRATOR

1one

Изобретение относитс  к вычисли тельной технике и предназначено дл  преобразовани  пространствe iHoro унитарного кода в код двоичной позиционной однородной системы счислени . Устройство может быть использовано в качестве специализированного операционного элемента, ориентированного на выполнение микрооперации шиф .рации.The invention relates to a computational technique and is intended to transform the iHoro spaces of a unitary code into a code of a binary positional homogeneous number system. The device can be used as a specialized operational element focused on the performance of a micro-operation of encryption.

Известный по основному авт. св. № 783786 шифратор содержит . (п-1) ступеней шифрации (п-разр дность входного слова шифратора), причем кажда  i -  ступень содержит г-, двуtT Known for the main author. St. 783786 encoder contains. (n-1) encryption stages (n-width of the input word of the encoder), and each i - stage contains r-, twotT

входовых злементов ИЛИ и -ji - вхо- довой элемент ИЛИ, выход которого  вл етс  выходом i-ro разр да шифратора , выход дву входовых злементов ИЛИ последней ступени  вл етс  выходом разр да шифратора. Выходы двувходовых элементов ИЛИ I-и ступени  вл ютс  входами (|4-1)-йinput elements OR and -ji is an input element OR, the output of which is the output of the i-ro encoder bit, the output of two input elements OR of the last stage is the output of the encoder bit. The outputs of the two-input elements OR the first stages are the inputs (| 4-1)

ступени. Входами -й ступени  вл ютс  входы шифратора 1 . .steps The inputs to the th stage are the inputs of the encoder 1. .

Недостатком указанного шифратора  вл етс  невозможность контрол  его работы.The disadvantage of this encoder is the inability to control its operation.

Цель изобретени  - повышение достоверности работы шифратора.The purpose of the invention is to increase the reliability of the encoder.

Поставленна  цель достигаетс  тем, что,в шифратор по авт. св. № 783786 введен входовой элеto мент контрол  ИЛИ, где П - разр дность входного слова шифратора, а в каждую 1-ю ступень шифрации, где ,2,... .otj2 (п-1), введен второй U входовой . 3лемент ИЛИ и схема сравIS 2 нени , причем выходы всех схем сравнени  соединены с соответствующим входом элемента контрол  ИЛИ, выход которого  вл етс  контрольным выходом шифратора, входы второго элемента ИЛИ каждой ступени шифрации соединены со вторыми входами двувходовых элементов ИЮЛ соответствующей ступени шифрации, выходы первого и 39 второго элементов ИЛИ каждой ступени шифрации соединены с первым и вторым входом соответствующей схемы сравнени , выходы двувходовых элементов ИЛИ последней ступени шифрации соеди нены соответстыенно с первым и вторы входами соответствующей схемы сравнени . Сущность предлагаемого изобретени по сн етс  чертежами. На фиг. 1 иэображена функциональна  схема 1-й ступени; на фиг„ 2 функциональна  схема первой ступени; на фиг. 3 - функциональна  схе ма последней ступени, шифрадии на фиг. 4 - пример построени  предлагаемого гшфратора дл  . Предлагаемый шифратор содержит ( toqi( -1) ступень шифрации. Кажда  ч / п /-Я ступень (фиг. 1 ) содержит гр. вхо ных цепей, разделенных на первую 1,1 и вторую 2,1 группы индекс i, при номерах блоков означает принадлежность , описываемого блока к L-и ступени , два 5Т - входовых элемента О или 3, L и 4,L ,51 двувходовых элементов ИЛИ 5,1 .и двувходовую схему сравнени  6,1. Выходы схем сравнени  6, L всех ступеней через вхрдовой элемент ИЛИ 7 подключены к Контрольному выходу 8 шифратора. Входными цеп ми первой ступени (фиг.  вл ютс  входы шифратора. Входы шифратора (входные цепи первой сту- пени) пронумерованы таким образом, что двоичный код номера входной цеп соответствует выходному коду, вырабатываемому шифратором при по влении единичного сигнала на этой вхо ной цепи. Входные цепи первой ступени разделены на две группы 1,1 и 2,1, Перва  группа входных цепей 1,1 содержит входные цепи с номерами ,. +1,... , , -5 +1,... П-1, Втора  группа 2,1 содержит вход ные цепи с номерами 0,1,..., -9-1, 4 +1,...,, Таким образом, в состав первой группы 1,1 вход т вс цепи, двоичные коды номеров тсоторых содержат 1 в старшем (1-м) разр де , в состав второй группы 2,1 все цепи, двоичные коды номеров, ко торых содержат О в старшем (l-м) разр де. Входные цепи первой группы 1,1 Подключены к -g-- входовому элементу ИЛИ 3,1, выход которого  в л етс  выходом 1-го (старшего) разр да шифратора (вых. l) и подключен ко входу схемы сравнени  6,1 ходные цепи второй группы 2,1 подключены к - - входовому элементу ЛИ 4,1, выход которого подключен ко второму входу схемы сравнени  6,1. Каждьй двувходовой элемент ИЛИ 5, подключен к тем входным цеп м первой 1,1..и второй 2,1 групп, у которых двоичные коды номеров входных цепей отличаютс  только старшим (1-м) разр дом. При этом выход дан-. Horo элемента ИЛИ 5,1  вл етс  дл  второй ступени входной цепью, номер которой соответствует номерам входных цепей первой ступени, к которым подключен данный элемент ИЛИ 5,1, но без учета первого разр да. Так, например, если ко входам элемента 5,1 подключена входна  цепь второй группы с номером О ,.. .а.,а и t-j.i входна  цепь первой группы с номером i .. ., то выход данного элемента 5,1  вл етс  дл  второй ступени входной цепью с номером 32.3ь гг цифры О или 1. Следовательно, втора  ступень содержит Y входных цепей, которые в свою очередь разделены на первую 1,2 и вторую 2,2 группы аналогично , как и в первой ступени. Аналогично построены остальные ступени . Так, L-Я ступень (фиг. 1) содержит -rJ-j- входных цепей, разделенных на две группы. К первой группе t- принадлежат входные цепи п мерами 2т: rt ко второй группе 2, i .... -1 п входные цепи с номерами 0,1, gV-a-l, п. п ,п 2.1 :5 1.... то есть в состав первой .группы 1, t входных цепей 1-й ступени вход т все цепи, двоичные коды номеров которых содержат 1 в старшем (2-м ) разр де, в состав второй группы 2, - остальные входные 1;епи L -и ступени. Входные цепи первой группы 1, L подключены к 2Т входовому элементу ИЛИ 3,L| выход которого  вл етс  выходом 1--го разр да шифратора (вых. Ю) и соединен со входом схемы сравнени  6,1. Входные цепи второй группы 2,1, отличающиес  от входных цепей первой группы только старшим первым разр дом в двоичных кодах номеров, подключены к - входовому элементу ИЛИ 4, i. выход которого соединен со вторым входом схемы сравнени  6,L. Каждый двугзходовой элемент ИЛИ 5, L подключен к тем входи,1м цеп м первой i,l и второй 2 , t. групп, у которых двоичные коды номеров отличаютс  только старшим 1-м разр дом. Код номера входной цепи L-ой ступени содержит ( . ( + 1) разр д. Выходы элементов ИЛИ 5,1  вл ютс  входными цеп ми (i + l)-ii ступени. Нумеращ   входных цепей ()-й ступени производит с  аналогично тому, как это бьшо ед пано дл  вгорой ступени. В состав второй группы 2, вход т входные цепи , (i + 1)-It ступени, которые получ ны объединением через элементы ИЛИ первой половины входных цепей первой группы (номера йп . и первой половины входных цепей второй группы 2,1 (номера 0, ... ,-y-prj-I V В состав первой группы 1 i+1 вход т входные цепи (i+1) ступени, которые получены объединен ем через элемент ИЛИ 5,1 второй половины входных цепей первой группы 1,1 (номера-|1,,..., и BTOpofi половины входных цепей вто рой группы 2, и (номера--, . -j,+ l С . , . , 21. -i 1). Последн  , ( (п-1) ступень (фиг. З) содержит четыре вх ные цепи с номерами 0,1,2,3. Первую группу 1 , focji (n-l) составл ют входные цепи с номерами 2 и 3, вторую 2 39i (п-1) - входные цепи с номерами О и 1. Входные цепи первой груп пы подключены к элементу ИЛИ 3. foflfj, (п-1), выход которого  вл етс  выходом togi(n-1)-ro разр да (вых. toiji, (п-1)) и соединен со входом схемы сравнени  6, 2оЧг, (п-1). Входные цепи второй группы подключены к элементу ИЛИ 4, to (n-l), выход которого подключен ко второму входу схемы сравнени  6, КоЭг. (п-1). Количество двувходовых элементов ИЛИ 5 . (п-1) дл  ( tof (п-1)-и ступени равно двум. К одному из элементо ИЛИ 5, flQ|j (n-l) подключены входные цепи первой (, сп2.(п,-1) и второй 2 tooj (п-1) групп с номерами 3 и 1. Выход этого элемента 5, toq. (n-l)  вл етс  выходом Eocjji п-го разр да шифратора (вых. п ) и соединен со входом схемы сравнени . 6, Е.одг Ко второго элементу ИЛИ 5, (п-1) подключены входные цепи с номерами 2 и 0. Выход этого элемента подключен ко второму входу схемы сравнени  6, fJga п. Шифратор работает следукхцим образом , Г шничный сигнал со входа шифратора через элемент ШШ 5,1 поступает на одну из входных цепей первой группы 1,1 в тек ступен х, которые на выходе шифратора вых. tU должны вырабатывать код I согласно номеру возбужденной входной шины шифратора . В тех ступен х, которые должны на выходе шифратора вырабатывать код О, единичньй сигнал со входа ишфратора через элементы ИЛИ 5,i поступает на одну из входных цепей второй группы 2,1, Таким образом, если в L-Й ступени единичный сигнал по витс  на входной цепи первой группы, на выходе элемента ИЛИ 3,L (т.е. на выходе L-го разр да шифратора ) по витс  код 1, а на выходе элемента ИЛИ 4,1- - код О. Если же единичный сигнал по витс  на выходной цепи второй группы, на выходе t-ro разр да шифратора - код О, на выходе элеме-та ИЛИ 4,1 код 1. Так производитс  шифраци  во всех ступен х шифратора. Контроль работы шифратора производитс  следующим образом. Дл  каждой ступени предлагаемо- го ши.фратора характерно наличие единичного сигнала только на одной из ее входных цепей. Таким образом, при правильной работе шифратора на входы всех схем сравнени  6,L каждой ступени поступают разные коды (о и 1), на их выходах и  а выходе элемента ИЛИ 7 будет нулевой сигнал, сигнализирукщий об отсутствии ошибок. Отсутствие единичного сигнала на одной из входных цепей L-Й ступени или его наличие на нескольких входных цеп х  вл етс  ошибкой. Оба типа этих ошибок могут  вл тьс  следствием неисправности элементов ИЛИ 5, L - 1 предыущей ступени. Первый тип ошибок об наруживаетс  схемой сравнени  6,L L-ой ступени, так как на ее входы через элементы ИЛИ 4, и 5, L поступат ({улевые коды. Второй тип ошибок обнаруживаетс  схемой сравнени  6, -ой или одной из последующих ступеей шифрации. При этом, в предлагамом шифраторе обнаруживаютс  и мноократные ошибки, заключающиес  в по влении единичного сигнала иа вых де нескольких двухвходовых элементов ИЛИ 5,i. Ошибки, заключающиес  в ложном по влении и исчезновене обнании единичного сигнала руживаютс . При неисправности одног из элементов ,ИЛИ 3,1 или 4,1 в любом количестве ступеней шифратора ошибка обнаруживаетс  схемами сравнени  6,1 неисправных ступеней. В предлагаемом шифраторе обнаруживаютс  также во входном слове. Пример. Пусть разр дность выходного кода шиф1 атора равна 4, Шифратор содержит. 3 ступени шифрации . Пусть по витс  единичньй сигнал на входной цепи.с номером 0101. -При этом на. выходах t-ro и 3-го разр дов шифратора дол;кен вырабатыватьс  код О, на выходах 2-го и 4-го разр дов - код 1. В первую группу 1,1 первой ступени вход т входные цепи с номерам- от iOOO до 1111, во вторую - с номерами от 0000 до Gill. Возбужденна  входна  цепь первой ступени относит с  ко второй группе, так как в первом разр де ее номера О, Поэтому на выходе элемента ИЛИ 3,1 (т.е. на выходе первого разр да шифратора) нулевой сигнал. Перва  ступень шифрации содержит 8 элементов ШШ 5, Один из них подключаетс  к возбужденной входной цепи второй группы 2,1 с номерами 0101 и ко входной це пи первой группы 1,1 с номером 110 Выход Данного элемента ИЛИ 5,1  вл етс  дл  второй ступени входной ц пью с номером 101, на ней еди1шчный сигнал. Эта входна  цепь относитс  к первой группе 1,2 второй ступени следовательно, на выходе элемента 11ГМ 3,2 (на выходе второго шифратора.) ПОЯВИТС.Я код ;, Втора ступень содержит 4 элемента HJM 5, Один из них подключен ко входной ц пи -первой группы 1,2 с номером 10i и к выходной цепи второй группы 2, с номером 001, Выход его  вл етс  дл  последней третьей ступени вход ной цепью с номером 01, на которой единичный сигнал. Следовательно, н входе элемента ИЛИ 3, 04 .(п-1) (фиг. З) - код О, на выходе элемента 5, (п-1) (. на выходе toDj п-го (4-го) разр да шифратора вых. (L2%f.J)- код 1. Таким образо на выходах 1-го и 3-го разр да шиф ора получен код О, на выходах -го разр дов - код I Такой шифратор при возникновении азного типа неисправностей работает ледующим образом. Пусть на входные цепи второй групЕты (например с. номерами 0001 и 0011) вследствие отказа одного из элементов ИЛИ 5, поступает два единичных сигнала. Так как в первом разр де . номеров входных цепей О, то на выходе элемента ИЛИ 3,1 - нулевой сигнал . Выходы двух элементов ИЛИ 5,1  вл ютс  дл  второй ступени входными цеп ми с номерами 001 и 011, на которых единичные сигналы. Так как эти входные цепи относ тс  ко второй группе 2,2 второй ступени, то н,а выходе ШМ 3,2 - нулевой сигнал, на выходе элемента ИЛИ 4,2 - единичный, следовательно, на выходе схемы сравнени  6,2 - -гулевой сигнал. Выходы элементов ИЛИ 5,2  вл ютс  дл  третьей ступени входными цеп ми с номерами 01 и 11, на которых-единичные сигналы. Следовательно, на выходе элементов ИЛИ 3,3 и 4,3 - единичные сигналь., на выходе схемы сравнени  6,3 также единичный сигнал. Так как на выходах схем сравнени  6,1 и 6,2 нулевые сигналы, а на выходе 6,3 единичный сигнал, то и на выходе элемента .7 .- единичный сигнал, свидетельствующий о наличии ошибки. В случае, когда во входные цепи первой группы (например, с номерами 1100 и 1110) поступает два единичных сигнала, тогда на выходе элемента ИЛИ 3, 1 - е,диничный сигнал, на элемента ИЛИ 4,1 - нулевой , следовательно, на выходе схемы сравнени  6,I также нулевой сигнал. Но так как возбужденные цепи подключены ко входным цеп м второй группы с номерами 0100 и 0110, то на выходе элементов ИЛИ .5,1 соответствующим номерам возбужденных,шин - единичный сигнал, и вы вление ошибки производитс , как и в предыдущем случае „ .Если единичный сигнал поступит на одну из входных шин как первой, так и второй групп (например на входные шины с номерами 1110 и ООП), тогда на выходе элемента ИЛ1-{ 3,1 единичный сигнал (так как номер одной из возбужденных шин содержит 1 в старшем разр де) и на выходе элемента ИЛИ 4,1 также единичный сигнал . Поэтому на выходе схемы срав9 нени  6,1, а следовательно, и на выходе элемента 7 - единичный сигнал, свидетельствующий об ошибке. Если же.происходит исчезновение единичного сигнала на выходных цеп х пёрво.й или второй группы, то на выходах эле ментов ИЛИ 3,1 и ИЛИ 4,1 - нулевой сигнал, а на выходе схемы сравнени  6,1, а следовательно, и на выходе элемента 7 - единичный сигнал, что свидетельствует об ошибке. Таким образом, в предложенном шиф раторе обнаруживаютс  все одиночные ошибки входного слойа и ошибки, по вивсшес  при отказе одного из элементов шифратора, а также р д многократных ошибок. Форму,ла изобретени  Шифратор по авт. св. № У83786, отличающийс  тем, что, с целью повьш1ени  достоверности работы устройства, в него введен LflO fвходовой элемент контрол  ИЛИ, где 9 п - разр дность входного слова шифратора , а в каждую L-ю ступень шифрации , где 1.2,..., (п-1), введен вГорой П/2-ВХОДОВОЙ элемент ШВ-}-, и схема сравнени , причем выходы всех схем сравнени  соединены с соответствую дим входом элемента контрол  ИЛИ, выход которого  вл етс  контрольным aixoAOM шифратора, входы второго элемента ШШ каждой ступени шифрации соединены со вторыми входами двувходовых элементов ИЛИ соответстау ющей ступени шифрации, выходы первого и второго элементов ИЖ каждой шифрации соединены с первым и вторым вводом соответствующей схемы сравнени , выходы двувходовых элементов ИЛИ последней ступени шифрации соединены соответственно с первьш и BTOptiM входами соответствующей схемы сравнени . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 783786, кл. G 06 F 5/02, 25.12.78 (прототип).The goal is achieved by the fact that, in the encoder by aut. St. No. 783786 entered the input element of the control OR, where P is the width of the input word of the encoder, and in every 1st encryption stage, where, 2, ... .otj2 (n-1), the second U input is entered. The OR element and the comparison circuit are two, and the outputs of all comparison circuits are connected to the corresponding input of the OR control element, the output of which is the control output of the encoder, the inputs of the second OR element of each encryption stage are connected to the second inputs of the two-input elements of the corresponding encryption stage, the first and second outputs 39 of the second OR elements, each encryption stage is connected to the first and second inputs of the corresponding comparison circuit, the outputs of the two-input elements OR of the last encryption stage are connected respectively continuously with the first and second inputs of the respective comparator circuits. The essence of the invention is illustrated in the drawings. FIG. 1 shows a functional diagram of the 1st stage; Fig 2 is a functional scheme of the first stage; in fig. 3 is a functional scheme of the last stage, the chiffradium in FIG. 4 is an example of the construction of the proposed longitudinal dof. The proposed encoder contains (toqi (-1) encryption step. Each h / n / -I step (Fig. 1) contains a group of inlets divided into the first 1.1 and second 2.1 groups of index i, with block numbers means that the described block belongs to the L-stage, two 5T - input elements O or 3, L and 4, L, 51 two-input elements OR 5.1. and two-input comparison circuit 6.1. Outputs of comparison circuits 6, L of all stages via the input element OR 7 is connected to the Encoder Control Output 8. The input circuits of the first stage (Fig. are the inputs of the encoder. The inputs of the encoder (input The first circuits of the first stage are numbered in such a way that the binary code of the input circuit number corresponds to the output code produced by the encoder when a single signal appears on this input circuit. The input circuits of the first stage are divided into two groups 1.1 and 2.1, The first group of input circuits 1,1 contains input circuits with numbers,. +1, ..., -5 +1, ... П-1, The second group 2.1 contains input circuits with numbers 0,1 ,. .., -9-1, 4 +1, ... ,, Thus, the first group includes 1.1 entirely circuits, the binary codes of numbers tsotorih contain 1 in the senior (1st) category, second group 2.1, all circuits binary codes numbers to toryh contain O in older (l-m) discharge. The input circuits of the first group 1.1 are connected to the -g-- input element OR 3.1, the output of which is the output of the 1st (most significant) encoder (output l) and connected to the input of the comparison circuit 6.1 The circuits of the second group 2.1 are connected to the - - input element LII 4.1, the output of which is connected to the second input of the comparison circuit 6.1. Each two-input element OR 5 is connected to the input circuits of the first 1.1 ... and second 2.1 groups, in which the binary codes of the numbers of the input circuits differ only in the highest (1st) digit. In this case, the output is given. The horo of the OR 5.1 element is for the second stage the input circuit, the number of which corresponds to the numbers of the input circuits of the first stage to which this element is OR 5.1, but without taking into account the first digit. So, for example, if the input circuit of the second group with the number O, ..a., A and tj.i is connected to the inputs of the element 5.1 and the input circuit of the first group with the number i ..., then the output of this element 5.1 is For the second stage, the input circuit with the number 32.3b yy is O or 1. Therefore, the second stage contains Y input circuits, which in turn are divided into the first 1.2 and second 2.2 groups in the same way as in the first stage. Similarly constructed the rest of the steps. So, L-Z level (Fig. 1) contains -rJ-j-input circuits, divided into two groups. The first group of t-belong to the input circuits of the measures 2m: rt to the second group 2, i .... -1 n the input circuits with the numbers 0,1, gV-al, pp, p 2.1: 5 1 ... that is, the first .group 1, t input circuits of the 1st stage include all circuits whose binary codes of numbers contain 1 in the most senior (2nd) category, the second group contains 2, the other input 1; L are steps. The input circuits of the first group 1, L are connected to the 2T input element OR 3, L | the output of which is the output of the 1 st bit of the encoder (o. y) and is connected to the input of the comparison circuit 6.1. The input circuits of the second group 2.1, differing from the input circuits of the first group only by the highest first digit in the binary codes of numbers, are connected to - the input element OR 4, i. the output of which is connected to the second input of the comparison circuit 6, L. Each two-way element OR 5, L is connected to that input, 1m chains of the first i, l and second 2, t. Groups whose binary codes of numbers differ only in the senior 1 st bit. The code of the input circuit number of the Lth stage contains (. (+ 1) bit. The outputs of the OR 5.1 elements are input circuits of the (i + l) -th stage. The numbering of the input circuits of the ()) stage produces a similar As it was, the unit of the second group 2 consists of input circuits, (i + 1) -It steps, which are obtained by combining through the OR elements of the first half of the input circuits of the first group (ip numbers and first half input circuits of the second group 2.1 (numbers 0, ..., -y-prj-I V) The first group 1 i + 1 includes input circuits (i + 1) steps, which are obtained about We connect through the element OR 5.1 of the second half of the input circuits of the first group 1.1 (numbers- | 1 ,, ..., and BTOpofi half of the input circuits of the second group 2, and (numbers--, .j, + l S.,., 21. -i 1). Lastly, ((p-1) stage (Fig. 3) contains four input circuits with numbers 0,1,2,3. The first group 1, focji (nl) was The input circuits with the numbers 2 and 3, the second 2 39i (p-1) are the input circuits with the numbers O and 1. The input circuits of the first group are connected to the element OR 3. foflfj, (p-1), the output of which is the output togi (n-1) -ro bit (out. toiji, (p-1)) and is connected to the input of the comparison circuit 6, 2оЧг, (p-1). The input circuits of the second group are connected to the element OR 4, to (n-l), the output of which is connected to the second input of the comparison circuit 6, KoEg. (p-1). Number of double entry elements OR 5. (p-1) for (tof (p-1) -and steps equal to two. The input circuits of the first (, sp2. (p, -1) and the second 2 are connected to one of the elements OR 5, flQ | j (nl) (n-1) groups numbered 3 and 1. The output of this element 5, toq. (nl) is the output Eocjji of the n-th encoder (output n) and is connected to the input of the comparison circuit. 6, E. Pod Co. the second element OR 5, (p-1) is connected to input circuits numbered 2 and 0. The output of this element is connected to the second input of the comparison circuit 6, fJga p. The encoder works in the following way, G the lynch signal from the input of the encoder through the SHSh 5.1 element enters one of the input circuits of the first group 1.1 in the current steps, which at the output of the encoder output.tU must generate code I according to the number of the excited input encoder bus.In those steps that must output at the output of the encoder code O, a single signal from the input of encoder through the elements OR 5, i goes to one of the input circuits of the second group 2.1, Thus, if in the Lth stage a single signal is received on the input circuit of the first group, the output of the element is OR 3, L (i.e. at the output of the L-th digit of the encoder) code 1 is set, and the output of the element OR 4,1- is the O code. If a single signal is received at the output circuit of the second group, the output of the t-ro digit of the encoder is O code , at the output of an element OR 4.1, code 1. Thus, encryption is performed in all steps of the encoder. The operation of the encoder is monitored as follows. For each stage of the proposed shi. Frator, the presence of a single signal is characteristic of only one of its input circuits. Thus, with the correct operation of the encoder, the inputs of all the comparison circuits 6, L of each stage receive different codes (o and 1), their outputs and the output of the element OR 7 will be a zero signal, indicating that there are no errors. The absence of a single signal on one of the input circuits of the Lth stage or its presence on several input circuits is an error. Both types of these errors may result from the failure of the OR 5, L - 1 elements of the previous stage. The first type of errors is detected by the comparison circuit 6, L of the Lth stage, since its inputs are received through {OR 4, and 5, L elements ({olevye codes. The second type of error is detected by the comparison circuit 6, - or one of the following steps Encryption. At the same time, the proposed encoder also detects multiple errors, consisting in the appearance of a single signal and the output of several two-input elements OR 5, I. Errors, consisting in a false appearance and disappearance of a single signal, are ruled. OR 3.1 or 4.1 in any number of encoder steps, an error is detected by comparison schemes of 6.1 faulty steps. In the proposed encoder, the input word is also detected. Example: Let the code length of the encoder output code be 4, the Encoder contains .3 encryption steps. a single signal at the input circuit with number 0101. -In this case, the outputs t-ro and 3rd bits of the encoder should be; ken generate code O, the outputs of the 2nd and 4th bits - code 1. First group 1.1 of the first stage includes input circuits with numbers from iOOO to 1111, the second with numbers E 0000 to Gill. The excited input circuit of the first stage refers to the second group, since in the first bit its number is O, Therefore, at the output of the OR element 3.1 (i.e. at the output of the first digit of the encoder) the zero signal. The first encryption stage contains 8 SHSh 5 elements. One of them is connected to the excited input circuit of the second group 2.1 with numbers 0101 and to the input circuit of the first group 1.1 with the number 110. The output of the given element OR 5.1 is for the second stage Input C I drink with the number 101, on it is a single signal. This input circuit belongs to the first group 1.2 of the second stage, therefore, at the output of the 11GM 3.2 element (at the output of the second encoder.) APPEARS. I code; The second stage contains 4 HJM 5 elements. One of them is connected to the input of c - the first group 1,2 with the number 10i and to the output circuit of the second group 2, with the number 001, its output is for the last third stage the input circuit with the number 01, in which the signal is single. Therefore, the input element OR 3, 04. (P-1) (Fig. H) is the code O, at the output of the element 5, (p-1) (. At the output toDj of the n-th (4th) digit of the encoder out (L2% fJ) - code 1. Thus, at the outputs of the 1st and 3rd bits of the cipher the code O was received, at the outputs of the ith bits - the code I Such an encoder works as follows when a fault occurs. Let the input circuits of the second group (for example, p. Numbers 0001 and 0011), due to the failure of one of the elements OR 5, receive two single signals. Since the first discharge of the numbers of the input circuits is O, then the output of the OR element is 3.1 - zero signal. The outputs of the two elements OR 5.1 are for the second stage the input circuits with the numbers 001 and 011, on which there are single signals. Since these input circuits belong to the second group 2.2 of the second stage, then n, and The output of the CMM 3.2 is a zero signal, at the output of the OR 4.2 unit is single, therefore, at the output of the comparison circuit, the 6.2 signal is a *** signal. The outputs of the OR 5.2 elements are for the third stage the input circuits with numbers 01 and 11, on which are single signals. Consequently, at the output of the elements OR 3.3 and 4.3 are single signals. At the output of the comparison circuit 6.3 there is also a single signal. Since the outputs of the comparison circuits are 6.1 and 6.2, the signals are zero, and the output is 6.3 is a single signal, then the output of the element .7 .- is a single signal, indicating an error. In the case when the input circuits of the first group (for example, with numbers 1100 and 1110) receive two single signals, then the output of the element OR 3, 1 - e, the dinic signal, at the element OR 4.1, is zero, therefore, at the output comparison circuits 6, I also a zero signal. But since the excited circuits are connected to the input circuits of the second group with numbers 0100 and 0110, the OR elements .5.1 correspond to the corresponding numbers of the excited, buses are a single signal, and error detection is performed, as in the previous case. a single signal goes to one of the input buses of both the first and second groups (for example, the input buses with numbers 1110 and OOP), then the output signal of the element IL1 is {3.1 a single signal (because the number of one of the excited buses contains 1 in higher order) and at the output of the element OR 4.1 also a single signal . Therefore, at the output of the circuit of comparison 6.1, and, consequently, at the output of element 7, there is a single signal indicating an error. If the single signal on the output circuits of the first or second group disappears, then the outputs of the OR 3.1 and OR 4.1 elements are zero, and the output of the comparison circuit is 6.1 and, therefore, output element 7 - a single signal, which indicates an error. Thus, the proposed encoder detects all single input layer errors and errors that occurred when one of the elements of the encoder failed, as well as a number of multiple errors. Form, a la Invention Code on author. St. No. U83786, characterized in that, in order to increase the reliability of the device, the LflO input control element OR is entered into it, where 9 n is the width of the input word of the encoder, and in each L-th cipher level, where 1.2, ..., (p-1), entered into the P / 2-INPUT element of the SV -} -, and the comparison circuit, the outputs of all comparison circuits are connected to the corresponding input of the control element OR, the output of which is the control aixoAOM encoder, the inputs of the second SHS element of each encryption steps are connected to the second inputs of two-input elements OR respectively ay guide encryption stage, the outputs of the first and second members each encryption IL connected to first and second input corresponding comparing circuits, the outputs of two-input OR element encryption last stage are connected respectively to inputs BTOptiM pervsh and corresponding comparator circuits. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 783786, cl. G 06 F 5/02, 25.12.78 (prototype).

uu

BbiK.LlBbiK.Ll

J,J

П-1P-1

JJ

iMn-/ iMn- /

5/1.7 5 / 1.7

,Щ„П-1, U „P-1

1one

,,

Риг.З Rig.Z

Вых.Out

Кд/1.7Cd / 1.7

f Щг f u

/-Л ступени/ -L steps

Claims (1)

Форму,ла изобретенияClaim Шифратор по авт. св. № )783786, отличающийся тем, что, с целью повышения достоверности работы устройства, в него введен ~ входовой элемент контроля ИЛИ, где , η - разрядность входного слова шифратора, а в каждую l-ю ступень шифрации, где =1.2,..., Εο^(η-ΐ), введен второй n/2-входовой элемент ИЛИ¹,Encryptor by author St. No.) 783786, characterized in that, in order to increase the reliability of the device, an input OR control element is introduced into it, where, η is the bit depth of the encoder input word, and in each l-th encryption level, where = 1.2, ... , Εο ^ (η-ΐ), introduced the second n / 2-input element OR ¹ , 5 и схема сравнения, причем выходы всех схем сравнения соединены с соответствующим входом элемента контроля ИЛИ, выход которого является контрольным шходом шифратора, входы вто10 рого элемента ИЛИ каждой ступени шифрации соединены со вторыми входами двувходовых элементов ИЛИ соответствующей ступени шифрации, выходы первого и второго элементов ИЛИ каждой 15 ступени шифрации соединены с первым и вторым вводом соответствующей схемы сравнения, выходы двувходовых элементов ИЛИ последней ступени шифрации соединены соответственно с пер20 вым и втором входами соответствующей схемы сравнения.5 and a comparison circuit, the outputs of all comparison circuits being connected to the corresponding input of the OR control element, the output of which is the control input of the encoder, the inputs of the second OR element of each encryption stage are connected to the second inputs of the two-input OR elements of the corresponding encryption level, the outputs of the first and second elements OR each 15 encryption stages are connected to the first and second input of the corresponding comparison circuit, the outputs of two-input elements OR the last encryption stage are connected respectively to the first respective second inputs of the comparison circuit.