SU888119A1

SU888119A1 - Probabilistic device for solving finite-difference equations

Info

Publication number: SU888119A1
Application number: SU802890906A
Authority: SU
Inventors: Валерий Андреевич Песошин; Гузель Исламовна Багавеева; Олег Иосифович Дапин; Владимир Викторович Софронов
Original assignee: Казанский ордена Трудового Красного Знамени авиационный институт им. А.Н.Туполева
Priority date: 1980-03-04
Filing date: 1980-03-04
Publication date: 1981-12-07

Description

(54) ВЕРОЯТНОСТНОЕ УСТРОЙСТВО ДЛЯ РЕШЕНИЯ КОНЕЧНО-РАЗНОСТНЫХ УРАВНЕНИЙ(54) PROBABLE DEVICE FOR SOLVING FINITE-DIFFERENCE EQUATIONS

Изобретение относитс к вьгчислительной технике и может быть исполь зовано дл решени дифференциальных уравнений в частных производных, аппроксимированных конечно-разностными уравнени ми. Известны веро тностные устройства дл решени конечно-разностных уравнений .1} и С2Э, которые содержат лини задержки, логические схемы, блок оперативной пам ти, соединенный с ре гистром числа, подключенным выходами значений функций к входу накапливающего сумматора, блок веро тностного блузчдани , выходы которого соед нены с выходами регистра блулдани , счетчик числа испытаний, блок анализа, входы которого соединены с выходами признака регистра числа, счетчик поиска и хранени внутренних узлов сеточной области. Недостатком этих устройств вл етс невысокое быстродействие. Наиболее близким решением по технической сущности к изобретению вл етс веро тностное устройство дл решени конечно-разностных уравнений З, содержащее линию задержки , выход которой подключен через первую схему ИЛИ к второму входу первой схемы И, триггер начала - останова работы, вход которого соединен с вьиодом регистра стартового адреса , другой выход которого соединен с первым входом первой схемы И, выход последней подключен к первому входу регистра блуждани , второй вход которого подключен к .первому выходу управл емого веро тностного (1-М)-11ОЛ1осника, а выход - к оперативному запоминающему устройству, первый вход управл емого веро тностного (1-П)-полюсника соединен с вторым переключателем, второй выход подключен к первому входу второй схемы ИЛИ, первый вход второй схемы И подключен к триггеру начала 3 останова работы, второй вход - к генератору тактовых импульсов, регистр числа, выходы которого зон веро тностей перехода, начальных и граничных условий, признаков узла и всего регистра числа в целом подключены соответственно к второму переключателю , первому входу суммирующего и усредн ющего блока, к блоку анализа признаков узла и к оперативному запоминающему устройству, а выходы зон начальных и граничных условий, признаков узла и всего регистра в целом соединены соответственно с выходом третьей схемы И, выходом блока изменени признака узла и оперативным запоминающим устройством, суммируюгшй и усредн ю1чий блок, первый и второй выходы которого подклю чены соответственно к первому входу третьей схемы И и первому входу про цессора, второй вход которого соеди нен с первым выходом первого управл емого счетчика - делител , первый вход которого подключен к выходу пр цессора, а второй выход через первы переключатель - к триггеру начала останова , а также к входу регистра стартового адреса, посто нное запоминающее устройство, выход которого подключен к второму переключателю, второй управл ющий счетчик - делитель , выход которого через третий переключатель подключен к третьему входу второй схемы ИЛИ, второй вход которой подключен к выходу блока анализа признаков узла, В известном устройстве дл решени указанных задач моделируютс случайные блуждани до попадани на границу исследуемой области. При этом за один просчет получаетс при ближенное решение только дл одной точки, что существенно увеличивает объем вычислений дл получени приближенного решени по всей области и снижает быстродействие устройства Целью изобретени вл етс повышение быстродействи . Поставленна цель достигаетс . тем, что веро тностное устройство дл решени конечно-разностных урав нений, содержащее блок оперативной пам ти, первый вход которого вл етс информационным входом, а первы выход - информационным выходом устройства , регистр информации, вход и выход общей информации которого соединены соответственно с вторыми 4 выходом и входом блока оперативной пам ти, блок посто нной пам ти, вход которого вл етс входом задани закона распределени устройства, процессор , первый вход которого вл етс входом установки степени точности устройства,.первьй триггер, единичный вход которого вл етс пусковым входом устройства, генератор тактовых импульсов, первый элемент И, перBbrfi вход которого соединен с единич ным выходом первого триггера, а второй вход - с выходом генератора тактовых импульсов, счетный регистр, первый вход которого вл етс входом начального адреса устройства, а первьй выход вл етс выходом окончани счета устройства и соединен с нулевым входом первого триггера, первый переключатель, выход которого соединен с входом сброса первого триггера, а вход - с вторым входом счетного регистра, второй элемент И, первьй вход которого соединен с вторым выходом счетного регистра, первый элемент ИЛИ, выход которого соединен с вторым входом второго элемента И, а первьй вход - с единичным входом первого триггера, первьй элемент задержки, выход которого соединен с вторым входом первого элемента ИЛИ, первый регистр, первьй вход которого соединен с выходом второго элемента И, а выход с третьим входом блока оперативной пам ти, управл емый веро тностньй (1-И)-полюсник, первьй вход задани размерности которого вл етс входом размерности исследуемой области устройства, аадресньй выход соединен с вторым ВХОДОМ первого регистра , второй переключатель, первьй вход которого соединен с выходом блока посто нной пам ти, второй входс выходом информации веро тностей перехода регистра информации, а выход - с входом задани закона распределени управл емого веро тностного ()-полюсника, третий элемент И, выход которого соединен с входом информации начальных и граничных условий регистра информации, блок усреднени , выход текущей суммы которого соединен с первым входом третьего элемента И, первьй информационный вход - с выходом информации начальных и граничных условий регистра информации, а общий информационный выход - с вторым входом S процессора, первый управл ющий счетчик , первый выход которого соединен с третьим входом процессора, а первый управл ющий вход - с выходом про цессора, второй управл емый счетчик управл ющий вход которого вл етс входом установки числа шагов устройства , третий переключатель, вход которого соединен с выходом второго управл емого счетчика, шифратор, выход которого соединен с входом информации положени узла регистра информации, дешифратор, вход которого соединен с выходом информации положени узла регистра информации, второй элемент ИЛИ, первыйВход которого соединен с выходом третьего переключател , второй вход - с выходом дешифратора, а третий вход с сигнальным выходом управл емого веро тностного (1-И)-полюсника, гене ратор псевдослучайных чисел,второй регистр, формирователь импульсов чтени , формирователь импульсов записи , третий управл емьп счетчик, второй и третий триггеры, четвертый и п тый переключатели, четвертый, п тый, шестой, седьмой, восьмой, дев тый, дес тый и одиннадцатый элементы И, третий и четвертьй элементы ИЛИ И второй элемент задержки, причем единичный вход второго триггера подключен к пусковому входу устройства и соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемен та И, а выход - с первым входом п того элемента И, выход п того элемен И соединен с входом второго регистра , выход которого соединен с первым входом шестого элемента И, выход шестого элемента И соединен с первым входом генератора псевдослучайньпс чисел, первьй выход которого соедине с веро тностным входом управл емого веро тностного (1-ц)-полюсника, а вт рой выход - с вторым входом п того :Элемента И, единичньй выход второго триггера соединен с первым входом че вертого элемента И и с первым управл ющим входом блока усреднени , выход накопленной суммы которого соединен с первым входом седьмого элемента И, нулевой выход второго триггера соединен с вторым управл ющим входом блока усреднени , с вторыми входами шестого и седьмого элементов И и с первыми входами восьмого, дев того и дес того элементов И, выход первого 96 элемента И соединен с входами формировател импульсов записи и формировател импульсов чтени , выход формировател импульсов записи соединен с вторым входом генератора псевдослучайных чисел и вторым входом восьмого элемента И, выход которого соединен с четвертым входом блока оперативной пам ти и единичным входом третьего триггера, нулевой выход третьего триггера соединен с первым входом одиннадцатого элемента И, выход которого соединен с вторым управл кщим входом первого управл емого счетчика, второй выход первого управл емого счетчика соединен с нулевым входом третьего триггера и вторым входом счетного регистра, выход формировател импульсов чтени соединен с п тым входом блока оперативной пам ти и счетным входом второго управл емого счетчика, выход второго элемента ИЛИ соединен с вторым входом дес того элемента И, с входом первого элемента ;эадержки и с входами четвертого и п того переключателей, выход четвертого переключател соединен с нулевым входом второго триггера и с входом второго элемента задержки , выход которого соединен с вторым входом четвертого элемента И и с третьим входом шестого элемента И, выход п того переключател соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом дес того элемента И, а выход - со счетным входом первого управл емого счетчика, выход информации количества траекторий регистра информации соединен с вторым входом дев того элемента И, выход которого соединен с вторым входом одиннадцатого элемента И и первым управл шцш входом третьего управл емого счетчика, второй управл к дий вход третьего управл емого счетчика соединен с выходом процессора, первый выход - с входом информации качества траекторий регистра информации , а второй выход - с входом шифратора и вторым входом третьего эле- мента И, выход информации накопленной суммы весов регистра информации соединен с вторым информационным входом блока усреднени , а вход информации накопленной суммы весов регистра информации - с выходом седьмого элемента И. Блок-схема устройства приведена на чертеже. 7 Устройство имеет пусковой вход 1, четвертый элемент И 2, генератор 3 тактовых импульсов, второй триггер А, выход 5 окончани счета, первый триггер 6, третий элемент ИШ 7, вто рой регистр 8, первый элемент И 9, .второй .элемент 10 задержки, первый переключатель 11, п тый элемент И 12 шестой элемент И 13, четвертый переключатель 14, вход 15 начального адреса , счетный регистр 16, генератор 17 псевдослучайных чисел, формирователь 18 импульсов записи, первый элемент 19 задержки, второй элемент И 20, первьй регистр 21, управл емый веро тностный (1-)1)-полюсник 22, формирователь 23 импульсов чтени , восьмой элемент И 24j первый элемент ЮШ 25, вход 26 размерности исследуемой области, вход 27 задани закона . распределени , блок 28 посто нной пам ти, второй переключатель 29, тре тий элемент И 30, блок 3 усреднени , третий триггер 32 информационньй вход 33, информационный выход 34, блок 35 оперативной пам ти, регистр 36 информации, элемент И 37, дев тый элемент И 38 одиннадцатый элемент И 39, третий управл емый счетчик 40, первый управл емый счетчик 41 , шифратор 42, дешифратор 43, процессор 44, вход 5 установки степени точности, второй управл емый счетчик 46, третий переключатель 47 5 второй э лемент ИЛИ 8, дес тый элемент И 49, четвертый элемент ИЛИ 50, вход 51 установки числа шагов, п тый переключатель 52. Первый вход блока 35 подключен к информационному входу 33, а первьй выход - к информационному выходу 34 вторые вход и выход блока 35 соединены соответственно с выходом и входом регистра 36. Вход блока 28 под ключен к входу 27. Первый вход процессора 44 подключен к входу 45. Еди ничные входы триггеров 6 и 4 подключены к входу 1, Единичньй выход триггера 6 соединен с первым входом элемента И 9, второй вход которого соединен с выходом генератора 3. Первый вход регистра 16 подключен к входу 15, а первый вьсход - к выходу 5 и соединен с нулевым входом триггера 6. Выход переключател 11 соединен с вторым входом сброса триггера 6. Второ выход регистра 16 соединен с первым вхо дом элемента И 20. Выход элемента ИЛИ 2 соединен с вторым входом элемента 8 И 20, а первый вход - с единичным входом триггера 6. Выход элемента I9 соединен с вторым входом элемента ИЛИ 25, Выход регистра 21 соединен с третьим входом блока 35, а первый вход - с выходом элемента И 20. Вход задани размерности управл емого веро тностного ()-пол1осника 22 подключен к входу 26, а адресный выход соединен с вторым входом регистра 21. Первый вход переключател 29 соединен с выходом блока 28, второй вход - с выходом информации веро тностей перехода регистра 36, а выход - с входом задани закона распределени управл емого веро тностного (1-п)-полюсника 22. Выход элемента 30 соединен с входом информации начальных и граничных условий регистра 36. Выход текущей суммы блока 31 соединен с первым входом элемента И 30, первый информационный вход - с выходом информации начальных и граничных условий регистра 36, общий информационный выход - с вторым входом процессора 44. Первый выход счетчика 4I соединен с третьим входом процессора 44, а первый управл ю1ЧИЙ вход - с выходом процессора 44, управл ющий вход счетчика 46 подключен к входу 51, а выход соединен с входом переключател 47, выход которого соединен с первым входом элемента ИЛИ 48е Выход шифратора 42 соединен с входом информации положени узла регистра36, Выход информации положени узла регистра 36 соединен с входом дешифратора 43, выход которого соединен с вторым входом элемента ИЛИ 48, третий вход элемента ИЛИ 48 соединен с сигнальным выходом управл емого веро тностного (1-и)полюсника 22. Единичный вход триггера 4 соединен с -первым входом элемента ИЛИ 7, второй вход которого соединен с выходом элемента И 2, а выход - с первым входом элемента И 12; выход элемента И I2 соединен с входом petHCTpa 8, выход которого соединен с первым входом элемента И 13, выход элемента И 13 соединен с первым входом генератора 17, первьй выход которого соединен с веро тностным входом управл емого веро тностного (тИ)-полюсника 22, а второй выход - с вторьм входом элемента И 12, Единичный выход триггера 4 соединен с первым входом элементаThe invention relates to computing techniques and can be used to solve partial differential equations approximated by finite difference equations. Probabilistic devices for solving finite-difference equations .1} and C2E are known, which contain delay lines, logic circuits, a memory unit connected to a number register, connected to the outputs of function values to the input of the accumulating adder, block of probabilistic blinking, outputs which is connected to the outputs of the bluetooth register, the test number counter, the analysis unit, the inputs of which are connected to the outputs of the number register feature, the search counter and the storage of the internal nodes of the grid area. The disadvantage of these devices is low speed. The closest solution to the technical essence of the invention is a probabilistic device for solving finite-difference equations 3, containing a delay line, the output of which is connected through the first OR circuit to the second input of the first AND circuit, the start-stop trigger, the input of which is connected to the cell the start address register, the other output of which is connected to the first input of the first AND circuit, the output of the latter is connected to the first input of the wandering register, the second input of which is connected to the first output of the controlled probability the rest (1-M) -11OL1osnika, and the output to the random access memory, the first input of the controlled probabilistic (1-P) -port circuit is connected to the second switch, the second output is connected to the first input of the second OR circuit, the first input of the second AND circuit connected to the trigger start 3 work stops, the second input - to the clock pulse generator, the number register, the outputs of which are zones of probability of transition, initial and boundary conditions, signs of the node and the whole number register are generally connected to the second switch, the first input a summing and averaging unit, a node analyzing unit and a random access memory, and the outputs of the initial and boundary conditions, the node characteristics and the entire register as a whole are connected respectively to the output of the third AND circuit, the output of the node changing unit, and random access memory, summing and averaging block, the first and second outputs of which are connected respectively to the first input of the third AND circuit and the first input of the processor, the second input of which is connected to the first output of the first control The first counter is a divider, the first input of which is connected to the processor output, and the second output through the first switch is connected to the start stop trigger, as well as to the register input of the starting address, a permanent storage device whose output is connected to the second switch, the second control counter - a divider whose output through the third switch is connected to the third input of the second OR circuit, the second input of which is connected to the output of the node feature analysis block. In a known device, to solve these problems, Ayny walks before getting to the boundary of the studied area. In this case, for one miscalculation, an approximate solution is obtained for only one point, which significantly increases the amount of calculations to obtain an approximate solution over the entire region and reduces the speed of the device. The aim of the invention is to increase the speed. The goal is achieved. in that the probabilistic device for solving the finite-difference equations containing the memory block, the first input of which is the information input, and the first output - the information output of the device, the information register, the input and output of the general information of which are connected respectively to the second 4 the output and input of the RAM block, the block of permanent memory, the input of which is the input of setting the law of distribution of the device, the processor, the first input of which is the input of setting the degree of accuracy of the device ,. The first trigger, the unit input of which is the starting input of the device, the clock generator, the first element AND, the Bbrfi input of which is connected to the unit output of the first trigger, and the second input - with the output of the clock generator, the counting register, the first input of which is the input the device’s initial address, and the first output is the device’s counting output and is connected to the zero input of the first trigger, the first switch, the output of which is connected to the reset input of the first trigger, and the input to the second input home counting register, the second element AND, the first input of which is connected to the second output of the register, the first element OR, the output of which is connected to the second input of the second element AND, and the first input - to the single input of the first trigger, the first delay element whose output is connected to the second input of the first element OR, the first register, the first input of which is connected to the output of the second element AND, and the output from the third input of the RAM, controlled by a probability (1-AND) polarizer, the first input of which dimension is the input dimension of the investigated area of the device, the address output is connected to the second INPUT of the first register, the second switch, the first input of which is connected to the output of the fixed memory unit, the second input to the information output of the transition register probabilities, and the output of the controlled distribution law probabilistic () -polar network, the third element And, the output of which is connected to the information input of the initial and boundary conditions of the information register, the averaging unit, the output of the current sum of which is connected to n The first input of the third element is AND, the first information input is with the information output of the initial and boundary conditions of the information register, and the common information output is with the second input S of the processor, the first control counter, the first output of which is connected to the third input of the processor, and the first control input - with the processor output, the second controlled counter whose control input is an input for setting the number of device steps, the third switch, the input of which is connected to the output of the second controlled counter, the encoder, the output which is connected to the information input of the position of the information register node, the decoder whose input is connected to the information output of the information register node, the second OR element, the first input of which is connected to the output of the third switch, the second input to the output of the decoder, and the third input to the controlled output probabilistic (1-I) -polar circuit, pseudo-random number generator, second register, read pulse shaper, write pulse shaper, third control counter, second and third triggers, four the fifth and fifth switches, the fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh elements AND, the third and fourth elements OR AND the second delay element, the single input of the second trigger connected to the starting input of the device and connected to the first input of the third element OR, the second input of which is connected to the output of the fourth element AND, and the output to the first input of the fifth element AND, the output of the fifth element AND connected to the input of the second register, the output of which is connected to the first input of the sixth element AND, output sixth uh And is connected to the first input of a pseudo-random number generator, the first output of which is connected to the probability input of a controlled probability (1-)) -hummer circuit, and the second output - to the second input of the first: Element I, the single output of the second trigger is connected to the first input of the fourth And element and the first control input of the averaging block, the output of the accumulated sum of which is connected to the first input of the seventh And element, the zero output of the second trigger is connected to the second control input of the averaging block, with the second inputs of the sixth and seventh The eighth elements And with the first inputs of the eighth, ninth and tenth elements And, the output of the first 96 element And connected to the inputs of the generator of recording pulses and the generator of reading pulses, the output of the generator of recording pulses connected to the second input of the pseudo-random number generator and the second input of the eighth element And whose output is connected to the fourth input of the RAM and the single input of the third trigger, the zero output of the third trigger is connected to the first input of the eleventh And element, the output of which is connected the second control input of the first controlled counter, the second output of the first controlled counter is connected to the zero input of the third trigger and the second input of the counting register, the output of the read pulse driver is connected to the fifth input of the main memory unit and the counting input of the second controlled counter, output The second element OR is connected to the second input of the tenth element I, to the input of the first element; ederzhki and to the inputs of the fourth and fifth switches; the output of the fourth switch is connected to the zero input of the second trigger and with the input of the second delay element, the output of which is connected to the second input of the fourth element AND and the third input of the sixth element AND, the output of the fifth switch is connected to the first input of the fourth element OR, the second input of which is connected to the output of the tenth element AND the output is with the counting input of the first controlled counter, the information output of the number of trajectories of the information register is connected to the second input of the ninth And element, the output of which is connected to the second input of the eleventh And element and the first control the input of the third controlled counter, the second control to the third input of the controlled counter is connected to the processor output, the first output to the information of the trajectories quality information of the information register, and the second output to the encoder input and the second input of the third element I, the information output accumulated the sum of the weights of the information register is connected to the second information input of the averaging unit, and the information input of the accumulated sum of the weights of the information register is connected to the output of the seventh element I. The block diagram of the device is shown in the drawing. 7 The device has a start input 1, the fourth element I 2, the generator 3 clock pulses, the second trigger A, the output 5 of the counting end, the first trigger 6, the third element of the ISh 7, the second register 8, the first element I 9, the second element 10 delays, the first switch 11, the fifth element And 12 the sixth element And 13, the fourth switch 14, the input 15 of the starting address, the counting register 16, the generator 17 pseudo-random numbers, the driver 18 write pulses, the first element 19 delay, the second element And 20, the first register 21, controllable probabilistic (1-) 1) -haft 22, form ovatel reading pulse 23, the eighth AND gate 24j S. The first member 25, the inlet 26 of dimension investigated area specifying input 27 Act. distribution, constant memory unit 28, second switch 29, third element I 30, averaging unit 3, third trigger 32 information input 33, information output 34, main memory unit 35, information register 36, element 37, ninth element 38; eleventh element 39; third controlled counter 40, first controlled counter 41, encoder 42, decoder 43, processor 44, precision setting 5 input, second controlled counter 46, third switch 47 5 second element OR 8 , the tenth element AND 49, the fourth element OR 50, the input 51 is set and the number of steps, the fifth switch 52. The first input of block 35 is connected to information input 33, and the first output is connected to information output 34, the second input and output of block 35 are connected respectively to the output and input of register 36. The input of block 28 is connected to input 27 The first input of the processor 44 is connected to the input 45. The single inputs of the flip-flops 6 and 4 are connected to the input 1. The single output of the flip-flop 6 is connected to the first input of the element 9, the second input of which is connected to the output of the generator 3. The first input of the register 16 is connected to the input 15, and the first exit - to exit 5 and with It is connected to the zero input of trigger 6. The output of switch 11 is connected to the second reset input of trigger 6. The second output of register 16 is connected to the first input of element AND 20. The output of element OR 2 is connected to the second input of element 8 AND 20, and the first input to single trigger input 6. The output of element I9 is connected to the second input of the element OR 25, the output of register 21 is connected to the third input of block 35, and the first input is connected to the output of element AND 20. The input specifies the dimension of the controlled probabilistic () polar axis 22 is connected to the input 26, and the address output is connected to the second input register 21. The first input of switch 29 is connected to the output of block 28, the second input is connected to the output information of register transition probabilities 36, and the output is connected to the input of the assignment of the distribution law of the controlled probability (1-n) -Pannel 22. The output of element 30 is connected with the input information of the initial and boundary conditions of the register 36. The output of the current sum of the block 31 is connected to the first input of the element 30, the first information input - with the output of the information of the initial and boundary conditions of the register 36, the common information output - with the second input of the processor 44. The first the output of counter 4I is connected to the third input of processor 44, and the first control input is connected to the output of processor 44, the control input of counter 46 is connected to input 51, and the output is connected to the input of switch 47, the output of which is connected to the first input of the element OR 48e encoder output 42 is connected to the input of the position information of the register node 36; The output of the information of the position of the node of the register 36 is connected to the input of the decoder 43, the output of which is connected to the second input of the OR element 48, the third input of the OR element 48 is connected to the signal output of the possibly controlled deleterious (1-u) -pole trigger input 22. The unit 4 is connected to the -first input OR gate 7, a second input coupled to an output of the AND 2, and output - with a first input of AND gate 12; the output of the element I I2 is connected to the petHCTpa 8 input, the output of which is connected to the first input of the AND 13 element, the output of the AND element 13 is connected to the first input of the generator 17, the first output of which is connected to the probability input of a controlled probability circuit (TI) 22, and the second output - with the second input element And 12, a single output trigger 4 is connected to the first input element

и 2 и с первым управл ющим входом блока 31, выход накопленной суммы к торого соединен с первым входом элемента И 37. Нулевой выход триггера 4 соединен с вторым управл ющим входом блока 31, с вторым входами элементов И 13 и 37 и с первыми входами элементов И 24, 38.и 48. Выход элемента И 9 соединен с входами формирователей 18 и 23; выход формировател 18 соединен с вторым входом генератора 17 и вторым входом элемента И 24, выход которого соединен с четвертым входом блока 35 и единичным входом триггера 32J нулевой выход триггера 32 соединен с первым входом элемента И 39, выход которого соединен с вторым управл ющим входом счетчика 41, второй выход которого соединен с нулевым входом триггера 32. и вторым входом регистра 16. Выход формировател 23 соединен с п тым входом блока 35 и счетным входом счетчика 46. Выход элемента ИЛИ 48 соединен с вторым входом элемента И 49, с входом элемента 19 и с входами переключателей 14 и 52, выход переключател 14 соединен с нулевым входом триггера 4 и с входом элемента 10, выход которого соединен с вторым входом элемента И 2 и с третьим входом элемента И 13J выход переключател 52 соединен с первым входом элемента ИЛИ 50, второй вход которого соединен с выходом элемента И 49, а выход - со счетным входом счетчика 4I. Выход информации количества траекторий регистра 36 соединен с вторым входом элемента И 38, выход которого соединен с вторым входом элемента И 39 и первым управл ющим входом счетчика 40; второй управл кмций вход счетчика 40 соединен с вькодом процессора 44 первый выход - с входом информации количества траекторий регистра 36, а второй выход - с входом шифратора 42 и вторым входом элемента И 30. Выход информации накопленной суммы весов регистра 36 соединен с вторым информационным входом блока 31, а вход информации накопленной суммы всов регистра 36 - с выходом элемента И 37.and 2 and with the first control input of the block 31, the output of the accumulated sum is connected to the first input of the element 37. The zero output of the trigger 4 is connected to the second control input of the block 31, to the second inputs of the elements 13 and 37 and to the first inputs of the elements And 24, 38. and 48. The output element And 9 is connected to the inputs of the formers 18 and 23; the output of the imaging unit 18 is connected to the second input of the generator 17 and the second input of the And 24 element, the output of which is connected to the fourth input of the block 35 and the single input of the trigger 32J; the zero output of the trigger 32 is connected to the first input of the And 39 element, the output of which is connected to the second control input of the counter 41, the second output of which is connected to the zero input of the trigger 32. and the second input of the register 16. The output of the imaging unit 23 is connected to the fifth input of the block 35 and the counting input of the counter 46. The output of the element OR 48 is connected to the second input of the element 49, to the input of the element This 19 and with the inputs of the switches 14 and 52, the output of the switch 14 is connected to the zero input of the trigger 4 and to the input of the element 10, the output of which is connected to the second input of the And 2 element and to the third input of the And 13J element the switch 52 is connected to the first input of the OR element 50, the second input of which is connected to the output of the element And 49, and the output to the counting input of the counter 4I. The output of the information of the number of trajectories of the register 36 is connected to the second input of the element 38, the output of which is connected to the second input of the element 39 and the first control input of the counter 40; the second control input of the counter 40 is connected to the processor's code 44; the first output is with the input of the information of the number of trajectories of the register 36, and the second output is connected with the input of the encoder 42 and the second input of the And 30 element. 31, and the input information of the accumulated amount of the register register 36 - with the release of the element And 37.

Назначение элементов устройства следующее: на пусковой вход 1 подаетс сигнал Начало счета, генератор 3 задает временную сетку работыThe purpose of the device elements is as follows: Start signal 1 is given a signal to start the counting, generator 3 sets the time grid for operation

88119 .1088119 .10

; устройства; триггер 4 управл ет режимами первого.и второго проходов траектории блуждани , с выхода 5 поступает сигнал Окончание счета, с 5 помощью триггера 6 Осуществл етс пуск и останов устройства, регистр 8 предназначен дл запоминани исходного состо ни генератора 17 перед началом первого прохода траектории; devices; trigger 4 controls the first and second paths of the wandering path, output 5 sends a signal to end the counting, using 5 trigger 6, the device starts and stops, register 8 is designed to memorize the initial state of generator 17 before the first pass of the path

О блуждани , переключатель 14 используетс в двухпроходном режиме при решении задач эллиптического типа на вход 15 поступает сигнал выборки начального адреса, регистр 16 фиксирует адрес исследуемого узла области , формирователь 18 служит дл тактировани работы генератора 17, переноса информации из регистра 36 числа в блок 35 и сброса триггеЮ ра 32, регистр 21 состоит из реверсивных счетчиков координат и обеспечивает возможность решени задач в одно-, двух- и трехмерных област х, управл емый веро тностный (Hbi)2$ полюсник 22 предназначен дл веро тностного преобразовани информации и реализации с помощью псевдослучайных чисел закона блуждани частицы по узлам сеточной области ,On wander, switch 14 is used in two-pass mode when solving elliptical-type tasks, input 15 receives a signal of the starting address, register 16 fixes the address of the area node being studied, shaper 18 serves to clock the generator 17, transfer information from the number register 36 to block 35 and reset trigger 32, the register 21 consists of reversible coordinate counters and provides the ability to solve problems in one-, two- and three-dimensional areas, controlled by the probability (Hbi) $ 2, the pole 22 is designed to the nostical information transformation and realization of pseudo-random numbers of the law of the particle walks through the nodes of the grid area,

Q формирователь 23 служит дл тактировани выборки информации из блока 35 в регистр числа 36; на вход 26 подаетс сигнал установки размерности исследуемой области путем переключени выходов управл емого Q driver 23 serves to clock the sampling of information from block 35 to register number 36; The input 26 is supplied with a signal for setting the dimension of the investigated area by switching the outputs of the controlled

35 веро тностного (If и)-полюсника 22, на вход 27 подаетс сигнал задани закона распределени блуждани частицы по узлам сеточной области,35 of the probabilistic (If and) -period 22, the input 27 is given a signal to specify the law of distribution of the particle's wander over the nodes of the grid area,

,« в блоке 28 хран тс значени веро тностей переходов из исследуемого узла в соседние узлы, блок 31 предназначен дл получени среднего арифметического веса по траектори м , начинак цимс с узла, дл ко45 торого находитс решение, триггер 32 управл ет коррекцией числа испытаний дл каждой новой стартовой точки, кроме первойJ на информационный вход 33 поступают сигна50 лы значений законов веро тностных переходов, начальных и граничных условий, признаков граничных и внутренних узлов; с информационного выхода 34 выдаютс результаты реше55 ни , регистр 36 предназначен дл "Block 28 stores the probabilities of transitions from the node under study to neighboring nodes, block 31 is designed to get the arithmetic average weight along the paths, starting with the node for which the solution is found, trigger 32 controls the correction of the number of tests for each A new starting point, besides the first, information signal 33 receives signals for the values of the laws of probabilistic transitions, initial and boundary conditions, signs of boundary and internal nodes; From information exit 34, the results are resolved 55, register 36 is intended for

Claims

организации обмена анализируемой и результирующей информации, по виду информа1.у1и, заносимой в регистр числа, все его разр ды можно разде лить на п ть зон: содержимое перво узоны определ ет веро тности переходов из данного узла в соседние, содержимое второй зоны определ ет начальные и граничные услови , содержимое третьей зоны определ ет принадлежность данного узла к внут ренней части области границы или внешней части области, содержимое четвертой зоны формируетс во врем повторного прохода и определ ет количество траекторий, прошедших через данный узел, содержимое п той зоны формируетс и используетс при повторном проходе траектории и определ ет накопленную сумму весов по всем траектори м, прошедшим через данный узел; третий управл емьй счетчик предназначен Дл подсчета числа траекторий , прошедших через данный узел, и дл обеспечени точно испытаний дл исследуемого узла,- cчeтчик 41 обеспечивает построение точно траекторий из данного узла, шифратор 42 предназначен дл выработки кода 1 1 , соответствующего признаку граничного узла и маркировки этим кодом узлов, дл которых найдено решение; дешифратор 43 осуществл ет дешифрированиесодержимого йоследних двух разр дов третьей зоны регистра 36 с целью фиксировани окончани построени одной тра ектории, когда последн попадает на границу; процессор 44 осуществл ет вычисление дисперсии веса и определение требуемого числа испытаний N значение которого заноситс в счетчики 40 и 42, на вход 45 подаетс сигнал дл установки необходимой точности решени (f с заданной надежностью вычислений (Ь , переключатель 47 вклю чаетс при решении параболических управлений, на вход 51 подаетс си нал дл установки числа К шагов путем изменени коэффициента делени счетчика 46 при решении парабо лических уравнений, с помощью пере ключател 52 осуществл етс перево устройства в режим одного прохода траектории. Предлагаемое устройство обеспечивает возможность решени краевых задач, аппроксимированных конечноразностными уравнени ми, в режимах одного и двойного проходов траек 12 тории блуждани , причем блуждание осуществл етс с помощью псевдослучайных чисел. В режиме одного прохода траектории решаютс задачи параболического типа и могут решатьс задачи эллиптического -типа. Режим двойного прохода траектории реализует ускоренный метод решени задач эллиптического типа, когда кажда траектори случайного блуждани используетс дл получени оценки решени в различных точках одновременно. При этом возникает необходимость воспроизведени траектории блуждани с тем, чтобы присвоить полученный по данной траектории вес не только стартовому узлу, но и всем промежуточным узлам траектории. Использование генератора псевдослучайных чисел (ГПСЧ делает возможным воспроизведение любой траектории блуждани . Дл этого достаточно восстановить состо ние ГПСЧ,- соответствующее началу данной траектории. Работа устройства в режиме двойного прохода траектории блувдани , реализующего ускоренный вариант решени задач эллиптического типа методом последовательного сокращени размерности системы дл случа плоской задачи, происходит следующим образом. После ввода исходных данных в блок 35 по информационному входу 33, установки стартового адреса (х ут) в счетном регистре 16 по входу 15 и переключени устройства в режим двойного прохода траектории (переключатель 14 замкнут переключатель 52 - разомкнут) на пусковой вход 1 устройства подаетс сигнал Начало счета, который переводит триггер 6 в единичное состо ние, осуществл ет с помощью элементов ИЛИ 7 и И 8 запись исходного числа из генератора 17 в регистр 8, устанавливает триггер 4 в единичное состо ние, определ иэдее первый проход траектории , и осуществл ет с помощью элементов ИЛИ 25 и И 20 перенос координат начального узла Р(, из регистра 16 в регистр 21. После этого тактовые импульсы от генератора 3 начинают поступать через элемент И 9 на формирователь 23, формирующий импульсы чтени от переднего фронта тактовых импульсов, и на формирователь 18, формирующий импульсы записи от заднего фронта 13 тактовых импульсов, Координаты стартового узла из регистра 21 пос пают в блок 35, где возбуждают соответствующую чейку. По импульс чтени из блока 35 считываетс инф маци , относ ща с к данному узлу р(х-, у-) в соответствующие зоны регистра 36. При этом из второй зо ны регистра 36 в блок 31 поступает начальное значение функции в данно узле сеточной области. Одновременн из первой зоны регистра 36 через переключатель 29 в управл емый веро тностный (Н и)-полюсник 22 счит ваютс значени верЪ тностей: перехода из узла Р(, у-) в соседние узлы. В соответствии с этими веро тност ми начинаетс построение тра ектории блуждани ; по импульсу записи , поступающего с выхода формировател 18 в ГСС4 17, последний формирует псевдослучайное число, в соответствии с которым на одном из выходов управл емого веро тност ного (1-тИ)-полюсника по вл етс си нал, определ ющий направление пере мещени траектории. В результате в следующем такте в регистре 21 будет новый адрес - адрес узла, соседнего со стартовым. Далее процес построени траектории блудцани повтор етс аналогично описанному. Блуждание по траектории заканчиваетс , если дешифратор 43 зафиксирует признак граничного узла (код 11 Траектори может закончитьс не тол ко на границе, но и в том случае, если она попала в условное поглощающее состо ние непосредственно с внутреннего узла. Во всех этих случа х сигнал Конец траектории с выхода элемента ИЛИ 48 подаетс через переключатель 14 на нулевой вход триггера 4, последний устанавливаетс в нулевое состо ние, опред л ющее второй проход траектории. Накопленна к концу первого прохода в блоке 31 сумма вл етс весом данной траектории дл стартовой точки. Дл всех промежуточных узлов траектории вес определ етс в процессе повторного прохода этой траектории. Второй проход начинаетс с занесени координат стартово го узла из регистра 16 через элемент И 20 в регистр 21 по сигналу Конец траектории, задержанному элементом 10, и передачи содержимого регистра 8 в ГПСЧ 17 по этому же 914 сигналу. Содержимое п той зоны регистра 36 поступает в блок 31, где увеличиваетс на величину веса данной траектории. Полученна сумма через элемент 37 заноситс в п тую зону регистра 36, после чего происходит уменьшение веса траектории на величину содержимого второй зоны регистра 36, подготавлива этим вес дл следующего узла данной траектории . Одновременно содержимое четвертой зоны регистра 36, определ ющее число траекторий, прошедших через данный узел, пересыпаетс через элемент И 38 в счетчик 40, где увеличиваетс на единицу и полученное значение заноситс в четвертую зону регистра 36. На этом формирование числовых данных дл текущего уэла заканчиваетс и содержимое регистра 36 по импульсу записи записываетс в чейку блока 35 по адресу данного узла. Выбор следующего узла траектории происходит но схеме, данной при описании первого прохода. Дл этого узла выполн ютс все действи , которые были рассмотрены дл предыдущего узла. Затем переход т к следующему узлу и т.д. После окончани второго прохода каждой.траектории происходит, увеличение содержимого счетчика 41 на единицу по сигналу Конец траектории, прошедшему через элементы И 49 и ИЛИ 50, и установление второго триггера 4 в единичное состо ние. Далее моделируетс нова траектори из стартовой точки Р (v,yv ), осуществл етс ее повторный проход и т.д. После первыхN иcпытaниa процессор 44 вычисл ет в соответствии с полученными оценками М (и), iD() и значени ми ji , rf или Д- требуемое число испытаний N . Это значение поступает в блок 31 и счетчики 40 и 41- После переполнени счетчика 40 вычисление функции дл стартового узла заканчиваетс . Накопленный при этом п6 14 траектори м вес из п той зоны регистра 36 передаетс в блок 31, где происходит определение среднего ари етического веса по VJ траектори м , полученное значение функции через элемент И 30 переписываетс во вторую зону регистра 36, одновременно шифратор 42 измен ет содержимое третьей зоны регистра 36, определ узел Р(х, у) как граничный, затем возбуждаетс адрес блока 35 к числова информаци из регистра 15 36 переписываетс по указанному адресу . В дальнейших вычислени х узел Р(х, у-) будет выступать в качестве граничного. После переполнени счетчика 41, последний формирует сигнал Конец испытаний,перевод щий триггер 32 в нулевое состо ние и увеличивающий на единицу содержимое регистра 16. Таким образом, после окончани второго прохода в N ом испытании дл стартового узла Р(х-, У ) в регистр 16 поступ т координаты новой стартовой точки р (х. . у. ) по сигналу Конец траектории , задержанному элементом 19. При первом испытании во втором проходе траектории из нового стартового узла в счетчик 41 перепишетс значение числа испытаний, накопленное в четвертой зоне регистра 36 по адресу данного узла за врем предыдущих испытаний. Если этот узел окажетс граничным или вне сеточной области, что будет сразу зафиксировано дешифратором 43, соето ние регистра 16 будет измен тьс до тех пор, пока поиск не приведет снова к внутреннему узлу области . После этого, как решение будет найдено дл всех внутренних узлов области, информащ5 выдаетс на информационный выход 34. Работа устройства в релсиме одного прохода тра ектории блуждани ,аналогична работ устройства в первом проходе режима двойного прохода. Это достигаетс отключением цепи повторного прохода (переключатель 14 разомкнут, переключатель 52 замкнут). В режиме одного прохода траекто рии возможно решение задач парабол ческого типа(переключатель 47 замкнут ) . При этом траектори может з кончитьс после К шагов еще до попадани на границу. Если решение отыскиваетс не дл всех узлов, а только дл части их или дл каждого узла в отдельности, то на тригг 6 подаетс сигнал Останов, с регистра 16 или по цепи обратной св через переключатель 1 1. Управл емы веро тностный (17У1)-полюсник 22 мо управл тьс по входу 27 с помощью блока 28, в котором записываютс п сто нные дл всей области веро тно сти переходов из данного узла в с седние узлы или же с помощью блока 35 через первую зону регистра 36 10 ( режим управлени задаетс переключателем 29) . Режим двойного прохода траекторий , реализующий марковское свойство блуждани приводит к тому, что в информационных чейках,соответствующих узлам сеточной области, по мере прохода через них траекторий, происход т подсчет числа траекторий и накопление суммарного веса по этим траектори м. Поэтому при выборе промежуточных узлов в качестве стартовых значительно сокращаетс врем моделировани за счет имеющегос в этих узлах задела по траектори м. При рассмотрении всей области это дает значительное сокращение объема вычислительных затрат по сравнению с методом последовательного сокращени размерности системы, выполн емым в один п роход траек тории. / Формула изобретени Веро тностное устройство дл решени конечно-разностных уравнений, содержащее блок оперативной пам ти, первый вход которого вл етс информационным входом, а первый выход информационным выходом устройства , регистр информации, вход и выход общей информации которого соединены соответственно с вторыми выходом и входом блока оперативной пам ти , блок посто нной пам ти, вход которого вл етс входом задани закона распределени устройства, процессор , первый вход которого вл етс входом установки степени точности устройства, первый триггер, единичный вход которого вл етс пусковым входом устройства, генератор тактовых импульсов, первый элемент И, первый вход которого соединен с единичным выходом, первого триггера, а второй вход - с выходом генератора тактовых импульсов, счетный регистр , первый вход которого вл етс входом начального адреса устройства , а первый выход вл етс выходом окончани счета устройства и соединен с нулевым входом первого триггера , первый переключатель, выход которого соединен с входом сброса первого триггера, а вход - с вторым входом счетного регистра, второй элемент И, первый вход которого соединен с вторым выходом счетного ре17 гистра, первый элемент ИЛИ, выход которого соединен с вторым входом второго элемента И, а первый вход с единичным входом первого триггера первый элемент задержки, выход которого соединен с вторым входом пер вого элемента ИЛИ, первый регистр/ первый вход которого соединен с вых дом второго элемента И, а выход - с третьим входом блока оперативной пам ти, управл емый веро тностный (17У))-полюсник, первьш вход задани размерности которого вл етс входом размерности исследуемой области устройства, а адресный выход соединен с вторым входом первог регистра, второй переключатель первый вход которого соединен с выходом блока посто нной пам ти, второй вход - с выходом информации веро ткостей перехода регистра информации , а выход - с входом задани закона распределени управл емого веро тностного (1тИ)-полюсника, трети элемент И, выход которого соединен с входом информации начальных и гра ничн1 1х условий регистра информации, блок усреднени , выход текущей сумм которого соединен с первым входом третьего элемента И, первый информа ционный вход - с выходом информации начальных и граничных условий регистра информации, общий информацио ный выход - с вторым входом процессора , первый управл емый счетчик, первый выход которого соединен с третьим входом процессора, а первы управл ющий вход - с выходом процессора , второй управл емый счетчик управл ющий вход которого вл етс входом установки числа шагов устрой ства, третий переключатель, вход которого соединен с выходом второго управл емого счетчика, шифратор, выход которого соединен с входом информации положени узла регистра информации, дешифратор, вход которо го соединен с выходом информации по ложени узла регистра информации, второй элемент ИЛИ, первый вход которого соединен с выходом третьего переключател , второй вход - с выходом дешифратора, а третий вход с сигнальным выходом управл емого веро тностного (1-: У)-полюсника, о т личающеес тем, что, с це лью повышени быстродействи , оно содержит дополнительно генератор псевдослучайных чисел, второй ре918 гистр, формирователь импульсов чтени , формирователь импульсов записи, третий управл емый счетчик, второй и третий триггеры, четвертый и п тый переключатели, четвертый, п тый, шестой, седьмой, восьмой, дев тый дес тый и одиннадцатый элементы И, третий и четвертый элементы ИЛИ и второй элемент задержки, причем единичный вход второго триггера подключен к пусковому входу устройства и соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, а выход - с первым входом п того элемента И, выход п того элемента И соединен с входом второго регистра, выход которого соединен с первым входом шестого элемента И,, выход шестого элемента И соединен с первым входом генератора псевдослучайных чисел, первый выход которого соединен с веро тностным входом управл емого веро тностного (1 тУ1)-полюсника, а второй выход - с вторым входом п того элемента И, единичный выход второго триггера соединен с первым входом четвертого элемента И и с первым управл ющим входом блока усреднени , выход накопленной суммы которого соединен с первым входом седьмого элемента И, нулевой выход второго триггера соединен с вторым управл ющим входом блока усреднени , с вторыми входами шестого и седьмого элементов И и с первыми входами восьмого , дев того и дес того элементов И, выход первого элемента Н соединен с входами формировател импульсов записи и формировател импульсов чтени , выход формировател импульсов записи соединен с вторым входом генератора псевдослучайных чисел и вторым входом восьмого элемента И, выход которого соединен с четвертым входом блока оперативной пам ти и единичным вводом третьего триггера, нулевой выход третьего триггера соединен с первым входом одиннадцатого элемента И, выход которого соединен с вторым управл ющим входом первого управл емого счетчика, второй выход первого управл емого счетчика соединен с нулевым входом третьего триггера и вторым входом счетного регистра , выход формировател импульсов чтени соединен с п тым входом блока оперативной пам ти и счетным входом вто- рого управл емого счетчика, выход второго элемента ИЛИ соединен с вторым входом дес того элемента И, с входом первого элемента задержки и с входами четвертого и п того переключателей , выход четвертого переключател соединен с нулевым входом второго триггера и с входом второго элемента задержки, выход которого соединен с вторым входом четвертого элемента И и с третьим входом шестого элемента И, выход п того переключател соединен с первым входом четвертого элемента ИЛИ, второй вход кото рого соединен с выходом дес того элемента И, а выход - со счетным входом первого управл емого счетчика, выход информации количества тр.аекторий регистра информации сЪединен свторым входом дев того элемента И, выход которого соединен с вторым входом одиннадцатого элемента И и-первым управл ющим входом третьего управл емого 920 счетчика, второй управл ющий вход третьего управл емого счетчика соединен с выходом процессора, первый выход с входом информации количества траекторий регистра информах ии, а второй выход - с входом шифратЯора и вторым входом третьего элемента И, выход информации накопленной суммы весов регистра информации соединен с вторым информационным входом блока усреднени , а вход информшдаи накопленной суммы весов регистра информации - с выходом седьмого элемента И. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 328475, кл. G 06 G 7/40, 1973. organizing the exchange of the analyzed and resulting information, by type of information1. the number entered in the number register can be divided into five zones: the contents of the first nodes determine the probabilities of transitions from this node to the adjacent ones, the contents of the second zone determine the initial and boundary conditions, the content of the third zone determines the belonging the content of the fourth zone is formed during the second pass and determines the number of trajectories that passed through this node, the contents of the fifth zone is formed and used when the second pass of the trajectory and determines the accumulated sum of the weights along all the trajectories that passed through the given node; The third control counter is designed to count the number of trajectories that have passed through a given node, and to provide accurate tests for the node being studied, counter 41 provides for the construction of precisely trajectories from this node, the encoder 42 is designed to generate a 1 1 code corresponding to the attribute of the boundary node and labeling this code of nodes for which a solution is found; the decoder 43 decrypts the content of the last two bits of the third zone of the register 36 in order to fix the end of the construction of one trajectory when the latter hits the boundary; processor 44 calculates the variance of the weight and determines the required number of tests N, the value of which is entered into counters 40 and 42, and input 45 is given a signal to set the required resolution accuracy (f with a given reliability of calculations (b, switch 47 turns on when solving parabolic controls, An input 51 is fed to set the number of K steps by changing the division ratio of the counter 46 when solving parabolic equations, using the switch 52, the device is switched to one pass mode and trajectory. The proposed device provides the possibility of solving boundary value problems approximated by finite difference equations in single and double pass modes of the wandering trajectory 12, with the walk being performed using pseudo-random numbers. In the single-pass trajectory mode, problems of a parabolic type are solved and elliptic-type problems can be solved. The double pass trajectory mode implements an accelerated method for solving elliptical-type problems, when each random walk trajectory is used to obtain an estimate of the solution at different points simultaneously. In this case, it becomes necessary to reproduce the wandering trajectory in order to assign the weight obtained along this trajectory not only to the starting node, but also to all intermediate nodes of the trajectory. The use of a pseudo-random number generator (PRNG makes it possible to reproduce any trajectory of wandering. To do this, it is enough to restore the state of the PRNG, corresponding to the beginning of this trajectory. The operation of the device in the double-pass mode of the trajectory of a bluddane that implements an accelerated version of solving elliptic-type problems by the method of sequential reduction of the system dimensionality for the case of a planar problem is as follows. After inputting the initial data to block 35 via information input 33, setting the starting address (x ut) in the counting register 16 to input 15 and switching the device to the double path trajectory (switch 14 closed switch 52 is open), the device starts up input 1 of the device The start of the counting, which translates the trigger 6 into a single state, records the source number from the generator 17 to the register 8 using the elements OR 7 and AND 8, sets the trigger 4 to the single state, determines the first pass of the trajectory, and It uses the elements OR 25 and AND 20 to transfer the coordinates of the initial node P (, from register 16 to register 21. After that, the clock pulses from the generator 3 begin to flow through the AND 9 element to the shaper 23, which generates read pulses from the leading edge of the clock pulses, and to the shaper 18, which generates write pulses from the trailing edge of the 13 clock pulses, coordinates of the starting node from register 21 enter block 35, where excite the appropriate cell. By a read pulse, from block 35, information relating to this node p (x-, y-) to the corresponding zones of register 36 is read. In this case, from the second zone of register 36, in block 31, the initial value of the function at this node of the grid area arrives. Simultaneously, from the first zone of register 36, through switch 29 to the controlled probabilistic (H and) -grid 22, the values of the probabilities are measured: the transition from the node P (, y-) to the neighboring nodes. In accordance with these probabilities, the construction of a walk trajectory begins; according to the write pulse coming from the output of the generator 18 in the GSS4 17, the latter forms a pseudo-random number, according to which at one of the outputs of the controlled probable (1-tI) -polar circuit there is a force defining the direction of the trajectory moving . As a result, in the next clock cycle in register 21 there will be a new address - the address of the node adjacent to the starting one. Further, the process of constructing the path of the fornication is repeated as described. The path traversal ends if the decoder 43 detects a boundary node feature (code 11 The trajectory may not end at the border, but also if it has entered the conditional absorbing state directly from the internal node. In all these cases, the signal of the End of the trajectory from the output of the element OR 48 is fed through the switch 14 to the zero input of the trigger 4, the latter is set to the zero state, which determines the second pass of the trajectory. The sum accumulated by the end of the first pass in block 31 is the weight of this path for the starting point. For all intermediate nodes of the trajectory, the weight is determined in the process of re-passing this trajectory. The second pass begins by recording the coordinates of the starting node from register 16 through element 20 to register 21 by the signal at the end of the trajectory delayed by element 10, and transferring the contents of register 8 to PRNG 17 via the same 914 signal. The contents of the fifth zone of the register 36 enters block 31, where it is increased by the value of the weight of this path. The sum obtained through element 37 is entered into the fifth zone of register 36, after which the trajectory weight decreases by the size of the content of the second zone of register 36, thereby preparing the weight for the next node of the trajectory. At the same time, the contents of the fourth zone of register 36, which determines the number of trajectories passing through this node, is poured through AND 38 into counter 40, where it is increased by one and the resulting value is entered into the fourth zone of register 36. At this, the generation of numerical data for the current UE is completed and the contents of the register 36 by the write pulse are recorded in the cell of the block 35 at the address of the given node. The choice of the next node of the trajectory occurs according to the scheme given in the description of the first pass. For this node, all actions that were considered for the previous node are performed. Then move to the next node and t. d. After the end of the second pass of each. the trajectory occurs, an increase in the content of the counter 41 per unit by the signal End of the trajectory passing through the elements of AND 49 and OR 50, and the establishment of the second trigger 4 in a single state. Next, a new trajectory from the starting point P (v, yv) is modeled, it is repeated, and so on. d. After the first N tests, the processor 44 calculates, in accordance with the obtained estimates of M (and), iD () and the values of ji, rf or D, the required number of tests N. This value enters block 31 and counters 40 and 41. After overflow of counter 40, the calculation of the function for the start node ends. The accumulated at 6 p 14 trajectories m weight from the fifth zone of register 36 is transmitted to block 31, where the determination of the average arytic weight by VJ trajectories m occurs, the resulting function value through element 30 translates into the second zone of register 36, and simultaneously the encoder 42 changes the contents of the third zone of register 36, specifying the node P (x, y) as the boundary, then the address of block 35 is excited; the number information from register 15 36 is rewritten to the specified address. In further calculations, the node P (x, y-) will act as the boundary one. After the counter 41 overflows, the latter forms the End of Test signal, which triggers the trigger 32 to the zero state and increases the contents of register 16 by one. Thus, after the end of the second pass in the N ohm test for the starting node P (x-, Y), the coordinates of the new starting point p (x. . y ) by signal End of the trajectory delayed by the element 19. During the first test in the second pass of the trajectory from the new starting node to the counter 41, the value of the number of tests accumulated in the fourth zone of the register 36 at the address of this node during the previous tests will be rewritten. If this node turns out to be boundary or out of the grid area, which will be immediately fixed by the decoder 43, register 16 will change until the search again leads to the internal node of the area. After that, as a solution is found for all the internal nodes of the area, information 5 is output to information outlet 34. The operation of the device in a single-pass walkthrough of a wandering trajectory is similar to that of the device in the first pass of a double pass mode. This is achieved by disconnecting the repetition circuit (switch 14 is open, switch 52 is closed). In the single-pass trajectory mode, the solution of parabolic-type problems is possible (switch 47 is closed). In this case, the trajectory may end after K steps even before reaching the border. If the solution is not found for all the nodes, but only for a part of them or for each node separately, a Stop signal is sent to trigger 6 from register 16 or through the feedback circuit through switch 1 1. The probabilistic (17U1) -haft 22 can be controlled by input 27 by means of block 28, which records the probabilities for transitions from this node to the middle nodes or by means of block 35 through the first zone register 36 10 (control mode is set by switch 29). The double pass mode of the trajectories that implements the Markov walk property leads to the fact that in the information cells corresponding to the nodes of the grid area, as the trajectories pass through them, the number of trajectories is accumulated and the total weight is accumulated along these trajectories. Therefore, when selecting intermediate nodes as starting sites, the simulation time is significantly reduced due to the gap in the trajectories of these nodes. When considering the whole area, this results in a significant reduction in the amount of computational costs as compared with the method of successive reduction of the system dimensionality performed in one passage of the trajectory. / Claims Rotational device for solving finite-difference equations containing a block of RAM, the first input of which is an information input, and the first output of an information output of a device, an information register, an input and output of general information of which are connected respectively to the second output and input memory unit, a block of permanent memory, the input of which is the input of the assignment of the law of distribution of the device, the processor, the first input of which is the input of the installation of the degree of accuracy These devices, the first trigger, the single input of which is the starting input of the device, the clock pulse generator, the first And element, the first input of which is connected to the single output of the first trigger, and the second input to the output of the clock generator, counting register, the first input of which is the input of the device’s starting address, and the first output is the output of the device’s counting output and is connected to the zero input of the first trigger, the first switch, the output of which is connected to the reset input of the first trigger, and one - with the second input of the counting register, the second element AND, the first input of which is connected to the second output of the counting register, the first element OR, the output of which is connected to the second input of the second element And, and the first input with the single input of the first trigger first delay element, output which is connected to the second input of the first OR element, the first register / first input of which is connected to the output of the second element AND, and the output to the third input of the RAM, controlled by a probability (17U)) pole, the first input of the dimension which is the input of the dimension of the investigated area of the device, and the address output is connected to the second input of the first register, the second switch whose first input is connected to the output of the fixed memory unit, the second input to the information output of the information transfer transition probabilities, and the assignment of the law of distribution of the controlled probabilistic (1TI) -period, the third AND element, the output of which is connected to the information input of the initial and boundary 1x conditions of the information register, the averaging unit, the output of the current sums The first information input is connected to the information input of the initial and boundary conditions of the information register, the general information output connects to the second input of the processor, the first controlled counter, the first output of which is connected to the third input of the processor, and the first information input control input — with a processor output, the second controlled counter whose control input is an input for setting the number of device steps, a third switch, whose input is connected to the output of the second controlled counter, flipper, the output of which is connected to the information input of the position of the information register node, the decoder, the input of which is connected to the information output of the information register node, the second OR element, the first input of which is connected to the output of the third switch, the second input - from the decoder output, and the third the input with a signal output of a controlled probabilistic (1-: Y) -port, which is characterized by the fact that, in order to improve speed, it also contains a pseudo-random number generator, the second registrar, the driver pulse reading read, write pulse driver, third controlled counter, second and third triggers, fourth and fifth switches, fourth, fifth, sixth, seventh, eighth, ninth tenth and eleventh elements AND, third and fourth elements OR, and second a delay element, the single input of the second trigger is connected to the starting input of the device and connected to the first input of the third OR element, the second input of which is connected to the output of the fourth AND element, and the output to the first input of the fifth And element, the output of the fifth And element It is connected to the input of the second register, the output of which is connected to the first input of the sixth element I, the output of the sixth element I is connected to the first input of the pseudo-random number generator, the first output of which is connected to the probability input of a controllable probabilistic (1 TU1) -haft, and the second the output is with the second input of the fifth element And, the single output of the second trigger is connected to the first input of the fourth element And and to the first control input of the averaging unit, the output of the accumulated sum of which is connected to the first input of the seventh element And, zero the output of the second trigger is connected to the second control input of the averaging unit, to the second inputs of the sixth and seventh elements And to the first inputs of the eighth, ninth and tenth elements And, the output of the first element H is connected to the inputs of the write pulse former and the read pulse former, output the write pulse driver is connected to the second input of the pseudo-random number generator and the second input of the eighth element I, the output of which is connected to the fourth input of the random access memory unit and the single input of the third trigger Pa, the zero output of the third trigger is connected to the first input of the eleventh element, And the output of which is connected to the second control input of the first controlled counter, the second output of the first controlled counter is connected to the zero input of the third trigger and the second input of the counting register, the output of the read pulse driver with the fifth input of the RAM and the counting input of the second controlled counter, the output of the second element OR is connected to the second input of the tenth AND element, with the input of the first delay element with the inputs of the fourth and fifth switches, the output of the fourth switch is connected to the zero input of the second trigger and to the input of the second delay element, the output of which is connected to the second input of the fourth element And, and the third input of the sixth element And, the fifth switch output is connected to the first input of the fourth the OR element, the second input of which is connected to the output of the tenth element AND, and the output to the counting input of the first controlled counter, the output of the information of the number of tr. The information register vector is connected with a second input of the Nth element, the output of which is connected to the second input of the eleventh element And the first control input of the third controlled 920 counter, the second control input of the third controlled counter is connected to the processor output, the first output with the information input the number of trajectories of the information register, and the second output - with the input of a cipher lock and the second input of the third element I, the information output of the accumulated sum of the weights of the information register is connected to the second information swing block averaging, and the accumulated amount informshdai input information register of the scale - a yield seventh element I. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 328475, cl. G 06 G 7/40, 1973.

2.Авторское свидетельство СССР № 369580, кл. G 06 G 7/48, 1974. 2. USSR author's certificate number 369580, cl. G 06 G 7/48, 1974.

3.Авторское свидетельство СССР IP 477418, кл. G 06 F 15/32, 1976 (лрототип).3. USSR author's certificate IP 477418, cl. G 06 F 15/32, 1976 (lrotype).