(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ШУМОПОДОБНЫХ(54) DEVICE FOR SYNCHRONIZATION OF NOISE-LIKE
СИГНАЛОВSIGNALS
II
Изобретение относитс к радиотехнике и может использоватьс в системах св зи различного назначени дл ускорени синхронизации шумоподобных сигналов в услови х помех.The invention relates to radio engineering and can be used in communication systems for various purposes to accelerate the synchronization of noise-like signals in the conditions of interference.
По основному авт. св. СССР № 777845 известно устройство синхронизации шумоподобных сигналов, содержащее два канала , каждый из которых состоит из последовательно соединенных перел|ножител , иит€ гратора и преобразовател аналог-цифра , выход которого непосредственно н через регистр подключен к входам первого сумматора , при этом выходы сумматоров каждого канала подключены к входам переключател , выход которого непосредственно и через блок задержки подключен к блоку сумматоров с пам тью, выход которого через коммутационную матрицу, подключенную к дешифратору, к блок свертки подключен к Е$ходам первого и второго преобразователей цифра-аналог, выходы кото|рых через соответствующие квадраторы подключены к входам второго сумматора, зыход которо . го подключен к решающему блоку, а вторые входы перемрожитслей подключены к выходам генератора опорного напр жени 1.According to the main author. St. USSR No. 777845 knows a device for synchronizing noise-like signals, containing two channels, each of which consists of series-connected transducers, and an analog-to-digital converter, the output of which is directly connected through the register to the inputs of the first adder, while the outputs of each adder channel connected to the switch inputs, the output of which is directly and through the delay unit connected to the block of adders with memory, the output of which through the switching matrix connected to the decryptor py to block convolution connected to E $ moves the first and second converters digital-to-analog outputs koto | ryh through corresponding square-connected to the inputs of the second adder, zyhod involved. The go is connected to the decision block, and the second inputs of the overcurrent are connected to the outputs of the reference voltage generator 1.
Однако известное устройство имеет низ-: кое быстродействие. However, the known device has a low speed.
Цель изобретени - повышение быстродействи .:The purpose of the invention is to increase speed.
Дл этого в известное устройство синхро5 ннзацин шумоподобных сигналов, содержащее два канала, каждый из которых состоит из последовательно соединенных перемножител , интегратора и преобразовател аналог-цифра, выход которого непосредственно и через регистр подключен к вхо® дам первого сумматора, при этом выходы сумматоров каждого канала подключены к входам переключател , выход которого, непосредственно и через блок задержки под . ключен к блоку сумматоров с пам тью, выход которого через коммутационную матри цу, подключенную к дешифратору, и блок свертки подключен к входам первого и второго преобразователей цифра-аналог, выходы которых через соответствующие квадраторы , подключены к входам втсфого сумма30 тора, выход которого подключен к решающему блоку, а вторые входы перемножителей подключены к выходам генератора опорного напр жени , эведены генератор тактовых импульсов, генератрр псевдослучайных последовательностей (ПСП), четыре элемента И, а также делитель, многопозиционный триггер и регистры пам ти, выходы которых подключены к соответствующим входам коммутационной матрицы, а к управл ющим входам регистров пам ти подключены соответственно выходы многопозициоиного триггера, к счетному входу которого и первым входам элементов И подключен выход -делител , ко входу которого и входу генератора ПСП подключен выход генератора тактовых импульсов, при этом выходы генератора ПСП подключены к вторым входам элементов И, выходы которых через дешифратор подключены к соответствующим входам регистров пам ти. На чертеже представлена структурна электрическа схема предложенного устройства . Устройство синхронизации щумоподобных сигналов содержит два канала 1 и 2, каждый из которых состоит из перемножител .3, интегратора 4, преобразовател аналогцифра 5, регистра 6 и первого сумматора 7, генератор 8 опорного напр жени , переключатель 9, блок 10 задержки, многопозионный триггер 11, делитель 12, генератор 13 тактовых импульсов, блок 14 сумматоров с пам тью, коммутационную матрицу 15, блок 16 свертки, два преобразовател цифра аналог, 37 и 18, два квадратора 19 и 20, второй сумматор 21, решающий блок 22, генератор 23 ПСП, четыре элемента И 24, дещифратор 25, регистры пам ти 26. Устройство работает следующим образом. Поступающа на вход устройства смесь ; сигнала и помехи перемножаетс в перемножител х 3 обоих каналов 1 и 2 с синусоидальным и косинусоидильным напр жени ми , поступающими с генератора 8. Выходные напр жени перемножителей интегрируютс в Jинтepвaлax дискрет интеграторами 4, и результаты интегрировани преобразуютс в цифровую форму преобразовател ми аналог-цифра .5 и последовательна поступают через регистры 6 в первые сумматоры 7. В сумматорах складываютс текущие значени интегралов и вычитаютс задержанные по времени в регистрах на длительность элементарного символа щумоподобного сигнала (ШПС). Таким образом,, в сумматорах записываютс на каждом такте значени интегралов произведени входного сигнала и напр жений несущей частоты в интервале элементарного символа. Эти значени поочередно поступают через переключатель .9 в блок iO задержки, а также на входы 14 сумматоров с пам тью, на другие входы которых эти значени поступают с задержкой tj. При; этом сумматоры вычисл ют значени коррел ционных функций (КФ) двухэлементных сегментов ( 1,1 и 1,-1), а затем восьми из 16-ти возможных четырехэлементных сегментов: 1,1,1,1 ; 1,1,1,-1 ; 1,1,-1,1 ; 1,1 -1,-1 ; 1,-1,1,1 ; 1,-1,-1,1 ; 1,-1,1,-1; 1,- 1,-1.1. КФ двух других из четырех возможных двухэлементных сегментов и восьми из щестнадцати четырехэлементных сегментов , составл ющих полную группу, определ ютс простой сменой знаков КФ противоположных сегментов, например, значение КФ сегмента-1,- 1,-1,1 (-1,-1,-1,1) -(l,l,l,-l). Результаты вычислени блока 14 сумматоров с пам тью непосредственно не задержкой 4 TO поступают через коммутационную матрицу 15 в блок свертки 16, в котором производитс ступенчатое попарное суммирование КФ сегментов. При этом на каждой последующей ступени вычисл ема КФ соответствует удвоенному сегменту по отношению к предыдущей ступени. Полученные в блоке свертки 16 значени пр мой и квадратурной составл ющих квадратурной , взаимокоррел ционной функции входного сигнала и копии ШПС преобразуютс в аналоговое напр жение преобразовател ми цифра-аналог 17 и 18, возвод тс в квадрат квадраторами 19 и 20 и суммируют- ; с вторым сумматором 21, образу квадратурную взаимокоррел ционную функцию. Рёщающий блок 22, выполненный,, например, в виде анализатора максимума. вы вл ет сигнальные пики коррел ционных функций и вырабатывает синхроимпульсы в моменты их максимальных значений. Управление коммутацией коммутационной матрицы осуществл етс следующим образом. Через каждые четыре такта генератора 13 тактовых импульсов, отсчитываемые с помощью делител 12 четыре элементарных символа генератора 23 ПСП поступают через элементы И 24 в дешифратор 25, который преобразует двоичный четырехразр дный код в двухразр дное число, причем один разр д с основанием 8, а другой - с основанием 2: Первый разр д определ ет вид четырехэлементного кода, а второй - его знак. Эти числа поочередно, также через четыре такта с помощью многопозиционного триггера 11 записываютс в регистры дам ти 26, которые коммутируют соответствующие ветви коммутационной матрицы Г5, а также управл ют знаком алгебраического суммировани в блоке свертки 16 в соответствии с ПСП, вырабатываемой генератором 23. Таким образом, использование предложенного устройства, позвол ющего примен ть сверхдлннные ПСП и обеспечйвающего ускоренное вхождение в синхронизм по этим последовательност м, обеспечит высокую структурную скрытность, пймехозащищенность и оперативность системы передачи дискретной информации.To do this, in a known synchro device, noise-like signals containing two channels, each of which consists of a series-connected multiplier, integrator, and analog-to-digital converter, the output of which is directly and through a register connected to the input of the first adder, while the outputs of the adders of each channel connected to the inputs of the switch, the output of which, directly and through the delay unit under. The key is connected to a block of adders with memory, the output of which is connected through the switching matrix connected to the decoder, and the convolution unit is connected to the inputs of the first and second digitally-analogue converters, the outputs of which are connected via appropriate quadrants to the inputs of the third sum of the torus, whose output is connected to the decider, and the second inputs of the multipliers are connected to the outputs of the reference voltage generator, clock generator, pseudo-random sequence generator (PSP), four AND elements, and also divide b, the multi-position trigger and the memory registers, the outputs of which are connected to the corresponding inputs of the switching matrix, and the control inputs of the memory registers are connected respectively to the outputs of the multi-position trigger, to the counting input of which and the first inputs of the elements I are connected to the output separator, to the input of which input of the PSP generator is connected to the output of the clock pulse generator, while the outputs of the PSP generator are connected to the second inputs of the And elements, the outputs of which are connected via the decoder to the corresponding inputs of the transducer gistrov memory. The drawing shows a structural electrical circuit of the proposed device. The device for synchronizing noise-like signals contains two channels 1 and 2, each of which consists of a multiplier .3, integrator 4, analog converter 5, register 6 and the first adder 7, generator 8 of the reference voltage, switch 9, block 10 delay, multipoint trigger 11 , divider 12, oscillator 13 clock pulses, block 14 of memory adders, switching matrix 15, convolution block 16, two digit converters analog, 37 and 18, two quadrants 19 and 20, second adder 21, decisive block 22, generator PSP 23 , four elements And 24, decal op 25, memory registers 26. The device operates as follows. The mixture entering the device; The signal and interference is multiplied in the multipliers 3 of both channels 1 and 2 with sine and cosine voltages from generator 8. The output voltages of the multipliers are integrated into Jinterval discrete integrators 4, and the results of the integration are digitized into analog-to-digital converters. 5 and successively arrive through registers 6 into the first adders 7. In the adders, the current values of the integrals are added and the time delays in the registers are subtracted for the duration of the elementary symbol opodobnogo signal (NLS). Thus, in the adders, the values of the integrals of the input signal and the carrier voltage in the interval of the elementary symbol are recorded at each clock. These values are alternately accessed via the switch .9 into the iO delay block, as well as at the inputs 14 of memory accumulators, to the other inputs of which these values arrive with a delay tj. With; In this way, the adders calculate the values of the correlation functions (CF) of the two-element segments (1.1 and 1, -1), and then eight of the 16 possible four-element segments: 1,1,1,1; 1,1,1, -1; 1.1, -1.1; 1.1 -1, -1; 1, -1,1,1; 1, -1, -1,1; 1, -1.1, -1; 1, -1, -1.1. The CF of the other two of the four possible two-element segments and eight of the sixteen four-element segments that make up the full group are determined by simply changing the CF characters of the opposite segments, for example, the CF value of segment-1 is -1, -1.1 (-1, -1 , -1,1) - (l, l, l, -l). The results of the computation of the block 14 of memory adders that are not directly delayed 4 TO arrive through the switching matrix 15 into the convolution block 16, in which stepwise summation of the CF segments is performed. At the same time, at each subsequent stage, the calculated CF corresponds to a doubled segment with respect to the previous stage. The 16 values of the direct and quadrature components of the quadrature, the intercorrelation function of the input signal and the PSS copy obtained in the convolution unit are converted into analog voltage by digit-analog converters 17 and 18, squared 19 and 20 and summed; with the second adder 21, forming a quadrature mutual correlation function. Grid block 22, made, for example, in the form of a maximum analyzer. it detects the signal peaks of the correlation functions and generates the sync pulses at the moments of their maximum values. The switching matrix switching control is carried out as follows. Every four clock cycles of the 13 clock pulses, counted by the divider 12, four elementary symbols of the SRP generator 23 are transmitted through the AND 24 elements to the decoder 25, which converts the binary four-bit code to a two-digit number, one bit with the base 8, and another - with base 2: The first bit determines the type of the four-element code, and the second one - its sign. These numbers are alternately, also four clock cycles, using multi-position trigger 11, written into registers of dies 26, which commute the corresponding branches of the switching matrix G5, and also control the sign of algebraic summation in convolution block 16 in accordance with the SRP generated by generator 23. , the use of the proposed device, which allows the use of superlong bandwidths and ensures accelerated entry into synchronism with these sequences, will provide a high structural secrecy, mehozaschischennost and efficiency of the transmission system of digital information.