SU877622A1 - Устройство дл контрол интегральных блоков пам ти - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам и может быть использовано дл  контрол  интегральных схем запоминаклцих устройств с произвольной выборкой.Известны устройства дл  контрол  интегральных блоков пам ти l и 2.

Одно из известных устройств содержит блок генераторов, счетчики адреса , дешифраторы адреса, блок формироваии  импульсов считывани , записи и запрета, распределительный блок, блоки индикации и управлени , автоматический программирующий блок, анализатор электрических параметров, j релейный матричный коммутатор, блок коррекции, блок стробировани , блок бестоковой коммутации Ц.

Недостатком этого устройства  вл ютс  большие аппаратурные затраты. JQ

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  контрол  интегральных .блоков пам ти, содержащее генератор

программ, выходы и входы которого соединены с соответствующими входами и выходами генератора адреса и генератора данных .

Недостатком данных устройств  вл етс  ограниченна  область, его применени , так как контроль проводитс  по заранее заданной области провер ;емой пам ти, что.исключает автоматический поиск годных зон пам ти.

Цель изобретени  - расширение области применени  устройства за счет обеспечени  режима поиска годных зон в накопительнък интегральных блоков пам ти при их контроле.

Claims (2)

1. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  интегральных блоков пам ти, содержащее генератор сигналов, регистр программ , формирователи сигналов, регистры адреса, схему сравнени , ре- , гистр чтени , регистр записц, компараторы , коммутаторы, Гшок управлени  и блок питани , причем первый и второй входы и выход регистра программ соединены соответственно с пер вым выходом первого коммутатора, с первыми входом и выходом первого фор мировател  сигналов, вторые вход и выход которого йодключены соответств но к дервым выходу и входу блока управлени , второй вход и второй и тре тий выходы которого соединены соотве ственно с выходом генератора сигнало и спервым и со вторым входами второго формировател  сигналов, третий и четвертый входы и выход которого под ключены соответственно к первому вых ду блока питани , ко второму выходу Первого коммутатора и к первому вход второго коммутатора, входы первого компаратора соединены соответственно с первым выходом второго коммутатора и со вторым выходом блока питаНИН , третий выход которого подключен ко второму входу второго коммутатора , а вход - к третьему выходу перво го коммутатора, вход регистра чтени  соединен с выходом первого компаратора , а вькод - с первым входом второго компаратора, второй вход которого подключен к первому выходу регистра записи, а выход - к третьему входу блока управлени , четвертые вход и выход которого соединенй соответственно с выходом схемы сравнени  и со входом регистра записи, второй вькод которого подключен к тр тьему входу второго коммутатора, пер вый , второй и третий входы и первый вых.од первого регистра адреса соединены соответственно с выходом второго регистра адреса, с первым выходом третьего регистра адреса, с первым выходом и со входом четвер того регистра адреса, вторые выходы первого, третьего и четвертого регистров адреса подключены к соответствующим входам схемы сравнени , вхо ды второго и третьего регистров адреса соединены с четвертым выходом первого коммутатора, четвертый вход первого регистра адреса подключен к п тому выходу блока управлени , а третий выход - к четвертому входу вт рого коммутатора, п тый вход и второ выход которого  вл ютс  соответствен но входом и выходом устройства, введены триггер, счетчик,регистр зоны, третий компа1 атор, п тый и шестой регистры адреса, элемент ИЛИ и элементы И, причем входы регистра зоны и первые входы первого и- второго эле , мейтов И соединены соответственно с п тым и с шестым выхода м и блока управлени , первый вход третьего элемента И и установочный вход счетчика подключены к седьмому выходу блока управлени , выход первого и входы четвертого элементов И соединены соответственно с п тым входом, с восьмым и с дев тым выходами блока управлени , выходы счетчика подключены к седьмому выходу блока управлени ,, выход первого и входы «четвертого элементов И соединены соотве.тственно с п тым входом, с восьмым и с дев тым выходами блока управлени , выходы счетчика подключены к одним из входов третьего компаратора и входам п того элемента И, выход которого соединен с первым входом шестого элемента И, второйВХОД которого подключен к выходу четвертого элемента И и счетному о входу счетчика, а выход к информационному входу п того регистра адреса, адресные вход и выход которого соединены соответственно с третьим выходом и четвертым входом первого регистра адреса, другие входы третьего компаратора подключены к выходам регистра -зоны, а выход - ft установочному входу триггера, инверсный выаод которого соединен со вторым входом первого элемента И, а пр мой вькод со вторыми входами вторйго и третьего элементов И, выходы которых подключены соответственно ко входам элемента ИЛИ, выход которого.соединен со входом сброса триггера, шестым входом блока управлени  и информацион ным входом шестого регистра адреса, информационный выход которого подключен к четвертому входу схемы сравнени , а адресные вход и выход соединены соответственно с п тым выходом и входом первого регистра адреса. На чертеже изображена функциональна  схема предлагаемого устройства. Устройство содер сит первый формиройатель 1 сигналов, генератор 2 сигналов , регистр 3 программ, блок 4 управлени  с п тым выхо(ом 5, первый коммутатор 6 с четвертым.выходом 7, предназначенные дл  генерации программ , первый 8, второй 9, третий.. 10 и чeтвeptый 11 регистры адреса, . схему 12 сравнени , п тый регистр 13 адреса, второй формирователь 14 сигналов, блок 15 питани , обеспет чивающий программируемое питание, первый компаратор 16 аналогового типа , регистра 17 чтени , регистр 18 записи, второй компаратор 19, второй коммутатор 20, шестой регистр 21 адреса, первый 22, второй 23, третий 24, четвертый 25, п тый 26 и шестой 27 элементы И, элемент ИЛИ 28, триггер 29, счетчик 30, регистр 31 зоны и третий компаратор 32 Первый и второй входы и выход регистра 3 программ соединены соответственно с первым ВЫХОДОК1 первого коммутатора 6, с первыми входом и выходом первого формировател  сигналов 1, вторые вход, и выход котороГО пс5 1 ключены соответственно к первым выходу и входу блока 4 управлени . Второй вход и второй и третий выходы блока 4 управлени  соединены соответственно с выходом генератора 2 сигналов и с первым и .вторым входа ми второго формировател  14 сигналов третий и четвертый входы и выход которого подключены соответственно к первому выходу блока 15 питани , ко второму выходу первого коммутатора 6 и к первому входу второго коммутатора 20, Входы первого компаратора 16 соединены соответственно с пер вым выходом второго коммутатора 20 . и со вторым выходом блока 15 питани , третий выход которого подключен ко второму входу коммутатора 20, а вход - к третьему выходу первого ком мутатора 6, Вход регистра 17 чтени  соединен с выходом первого компаратора 16, а выход - с первым входом второго компаратора 19,, второй вход которого подключен к tiepBOMy входу регистра 18 записи, а выход - к третьему входу блока 4 управлени . Четвертые вход и выход блока 4 управ лени  соединены соответственно с выхо дом схемы 12 сравнени  и со входом регистра 18 записи, второй выход которого подключен к третьему входу второго коммутатора 20, ПервШ, второй и третий входы и первый выход пе вого регистра 8 адреса соединены соответственно с выходом второго регис ра 9 адреса, с первым выходом третье го регистра 10 адреса и с первым вы дом и со входом четвертого регистра 11 адреса, вторые выходы первого 8, третьего 10 и иетвертого 11 регистро X адреса подключены к соответствующим входам схемы 12 сравнени . Входы рого 9 и третьего 10 регистров адреса соединены с четвертым выходом 7 первого коммутатора 6, Четвертый вхо 26 первого регистра 8- адреса подключен к п тому выходу 5 блока 4 управлени , а третий выход - к четвертому входу второго коммутатора 20, п тый вход и второй выход которого  вл ютс  соответственно входом и выходом устройства , Входы регистра 31 зоны и первые входы первого 22 и второго 23 элементов И соединены соответственно с п тьпи 5 и с шестым выходами блока 4 управлени . Первый вход третьего элемента И 24 и установочный вход счетчика 30 подключены к седьмому выходу блока 4 управлени . Выход первого 22 и входы четвертого 25 элементов и соединены соответственно с п тым входом, с восьмым и с дев тым выхода-, ми блока 4.управлени . Выходы счетчика 30 подключены к одним из входов третьего компаратора 32 ,и входам п того 26 элемента И, вькод .которого соединен с первым входом шестого элемента И 27, второй вход которого под- ключен к выходу четвертого элемента И 25 и счетному входу счетчика 30, а выход к информационному входу п того регистра 13 адреса, адресные вход и выход крторого соединены соответственно с четвертыми выходом и входом первого регистра 8 адреса, Дру гие входы третьего компаратора 32 подключены к выходам регистра 31 зоны , а выход к установочному входу триггера 29, инверсный вькод которого соединен со вторым входом первого элемента И 22, а Пр мой выход со вторыми входами второго 23 и третьего 24 элементов И, выходы которых подключены соответственно ко входам элемента ИЛИ 28. Выход элемента ИЛИ ,28 соединен со входом сброса триггера 29, шестым входом блока 4 управлени  и информационным входом шестого регистра 21 адреса, информационный выход которого подключен к четвертому входу cxefb 12 сравнени , а адресные вход и выход соединены соответственно с п тыми выходом н входом первого регистра 8 адреса. Устройство работает следующим об- разом. Предпагаемое устройство проводит функционаитьный контроль интегральных блоков схем пам ти по трем аппаратно реализованным программам. При вьтолнении первой программы первоначально производитс  запись фона нулей во все  чейки провер емой пам ти, затем осуществл етс  последовательный перебор  чеек с выполнением дл  каждой из них операции запись единицы - чтение единицы - запись нул  - чтение нул , после чего производитс  запись фона единиц во все  чейки провер емой пам ти с последукхцим последовательным перебором  чеек и выполнением дл  каждой из них операций запись нул  - чтение нул  - запись единицы чтение единицы. Эта программа исполь зуетс  только дл  вы влени  отказов, при которых из  чейки посто нно считываетс  нуль, или единица не- « зависимо от записываемой в нее инфор мации, и тем самым позвол ет определить предполагаемую годную зону пров р емой пам ти, котора  затем контролируетс  второй или третьей программой . Минимальный размер годных зон задаетс  заранее и хранитс  в регист ре 31 зоны, а максимальный размер оп редел етс  программно, что дает возможность получить информацию о распределении этих зон по провер емой /пам ти. При выполнении второй программы первоначально во все  чейки записываетс  фон нулей. После SToifo в пе вую  чейку записываетс  едини Ё|а, Затем из остальных  чеек считываетс  фон, потом единица и в  чейку внов записываетс  фоновое значение. Така  последовательность операций повтор етс  дл  каждой  чейки пам ти. Вслед за этим проводитс  проверка с инвертированными данными. Эта программа позвол ет проверить функционирование  чеек, правильность адресации и взаимовли ни   чеек в предлагаемой годной зоне пам ти. При выполнении третьей программы первоначально во все  чейки записываетс  фон нулей, после чего кажда  пара  чеек провер етс  следзпощим образом: во вторую  чейку записываетс  единица, из первой считываетс  фон, во вторую записываетс  фон, из пер вой считываетс  фон, в третью записывае с  единица, из первой считываетс  фон и т.д. Посла того, как все  чейки проверены по отношению к первой, последовательность повтор етс  дл  второй  чейки пам ти и т,д. Затем данные инвертируютс  и последовательность повтор етс . Эта программа позвол ет наиболее полно оценить работоспособность предлагаемой годной зо28 ны пам ти, так как провер ютс  основные ее параметры: функционирование  чеек, правильность адресации, взаимовли ние  чеек, одновременный набор , врем  выборки при считывании и врем  восстановлени  после записи. Первоначально с первого коммутатора 6 занос тс  исходные данные в регистр 3 программы о номерах программ и режиме контрол , режим годен II негоден , контроль проводитс  до получени  первого сигнала Брак, режим автоматического поиска годных зон, в регистр 31 зоны о количестве последовательно годных  чеек, образукщих зону, в блок 15 питани  дл  задани  уровней логических сигналов и напр жений питани  провер емой пам ти , во второй формирователь 14 сигналов , дл  задани  временных параметров сигналов, воздействующих на прорер емую пам ть, а также во второй 9 и третий 10 регистры адреса, после чего осуществл етс  луск программного блока 4, в котором аппаратно реализованы три программы функционального контрол . По командам первого формировател  1 сигналов блок 4 управлени  осуществл  ет управление вторым формирователем 4 сигналов в необходимом режиме (запись или чтение выходные сигналы которого поступают на объект контрол  через второй коммутатор 20. Блок 4 управлени  также формирует и заносит исходные данные в.регистр 18 записи (данные при записи, ожидаемый код при чтении), Выходные данные из объекта контрол  через второй коммутатор 20 поступают на вход первогс компаратора J6, где сравниваютс  с заданными уровн ми логических сигналов и занос тс  в регистр 17 чтени , после чего второй компаратор 19 сравнивает коды регистров чтени  J 7 и залиси 18. Результат сравнени  поступает в блок 4 управлени , который формирует сигнал Брах или Годен, Все сигналы, формируемые блоком 4 управлени , синхронизируютс  генератором 2 сигналов. Формирование адреса  чейки провер еой пам ти производитс  впервом реистре 8 адреса сигналами блока 4 упавлени  согласно алгоритмам выпол емых программ путем добавлени  выитани  единицы из содержимого перого регистра 8аадреса или обмена инормации со вторым 9, третьим 10, чйтвертым 11, п тым 13 и шестым 21 регистрами адреса. Затем адрес из первого регистра 8 адреса через втор коммутатор 20 передаетс  на соответствующие входы объекта контрол . При выполнении первой програмйы содержимое первого регистра 8 адреса сравниваетс  схемой 12 сравнени  с ко дом адреса верхней границы провер емой пам ти, хран щимс  в третьем ре гистре 1C адреса. Блоком 4 управлени по результату сравнени  вырабатываю с  сигналы Конец записи фона, Инвертирование данных, Конец первой программы. Сигнал Годен при наличии признака первой программы проходит через четвертый элемент И 25 и добавл ет ед ницу в счетчик 30. Если код счетчика 30 равен нулю, п тый элемент И 26 формирует потенциал, разрешающий npow хождение сигнала с выхода четвертого элемента И 25 через шестой элемент И 27, на информационный вход п тбго регистра 13 адреса. По этому сигналу содержимое первого регистра В адреса передаетс  в п тый регистр 13 адреса который предназначен дл  хранени  адреса нижней границы предполагаемой годной зоны. При отсутствии сигнала Брак в счетчике 30 накапливаетс  число последовательно годных  чеек пам ти, которое сравниваетс  с содержимым регистра 31 зоны третьим компаратором 32, выходным сигналом которого устанавливаетс  в единичное состо ние триггер 29. Единичное состо ние триггера 29 указьшает на обнаружение предполагаемой годной зоны, адрес верхней границы которой регистрируетс  в тестом регистре 21 адреса сигналом с выхода элемента ШШ 28. По этому сигналу содержимое первого регистра 8 адреса передаетс  в шестой регистр 21 адреса, а также сбрасываетс  в нулевое состо ние триггер 29, и производитс  запуск второй или третьей программы на дальнейший контроль вы вленной зоны. Выходной сигна элемента ИЛИ 28 формируетс  по единич ному состо нию триггера 29 при наличии сигнала Брак, или сигнала Коне первой программы, которые проход т соответственно через второй 23 и третий 24 элементы И на входы элемента ИЛИ 28. Кроме того, сигналом Брак, счетчик 30 устанавливаетс  в нулевое состо ние а по сигналу Конец первой программы и нулевому/состо нию триггера 29 первый элемент И 22 вырабатывает сигнал Конец контрол . При выполнении второй или третьей программы содержимое первого регистра 8 адреса сравниваетс  с кодом четвертого 11 и шестого 21 регистров адреса схемой 12 сравнени . В четвертом регистре 11 адреса хранитс  адрес  чейки пам ти, в которую-записано тест-с ово, а в шестом регистре 21 адреса,адрес верхней границы предполагаемой годной зоны. При сравнении кодов первого 8 и четвертого II регистров адреса соответствующими сигналами блока 4 управлени  осуществл етс  восстановление фона в  чейке, адрес которой находитс  в первом регистре 8 адреса. Затем этот адрес наращиваетс  на единицу и производитс  запись тест-слова по модифицированному адресу. После этого код адреса с первого регистра 8 адреса передаетс  дл  хранени  в четвертый регистр 11 адреса и вьтолнение.программы продолжаетс . Сравнение кодов первого 8 и шестого 21 регистров адреса осуществл етс  каждый раз при чтении тест-слова, и, в случае сравнени , блоком4 управлени  вырабатываетс  сигнал Конец программы, после чего граничные адреса обнаруженной годной зоны вывод тс  на печать по концу печати или по сигналу Брак, полученному при прохождении второй или третьей программы, после чего запускаетс  перва  программа контрол . Технико-экономическое преимущество предлагаемого устройства заключаетс  в том. Что оно обеспечивает . контроль интегральных блоков пам ти в режиме автоматического поиска год ных зон и дает возможность получить информацию о распределении годных зон в накопителе провер емого блока пам ти , необходимую на этапе разработки и в процессе производства, за счет его расшир етс  область применени  устройства. Формула изобретени  Устройство дл  контрол  интегральых блоков пам ти, содержащее генератор сигналов, регистр программ, форирователи сигналов, регистры адреса, схему сравнени , регистр чтени , егистр записи, компараторы, коммуаторы , блок управлени  и блок пита ии , причем первый и второй входы и выход регистра программ соединены со ответственно с первым выходом первог коммутатора, с первыми входом и выхо дом первого формировател  сигналов, вторые вход и вьЪсод которого подключены соответственно к первым выходу и входу блока управлени j второй вход и второй и третий выходы которого соединены соответственно с выходом генератора сигналов и с первым и со вторым входами второго формировател  сигналов третий и четвертый входы и выход которого подключены соот- ветственно к первому выходу, блока пи тани , ко второму выходу первого коммутатора и к первому входу второго коммутатора, входы первого компаратора соединены соответственно с первы выходом второго коммутатора и со вторым выходом блока питани , третий выход которого подключен ко второму входу второго коммутатора а вход к третьему выходу, первого коммутаг тора, вход регистра чтени  соединен с выходом первого .компаратора, а выход - с первым входом второго компаратора , второй вход которого подклю чен к выходу регистра записи , а выход - к третьему входу блока управлени , четвертые вход и вДход которого соединены соответственно с выходом сравнени  и со входом регистра записи, второй выход которого подключен к третьему входу второго коммутатора, первый, второй и третий входы и первый выход первого регистра адреса соединены соответственно с выходом второго регистра адреса , с первым выходом третьего регистра адреса, с первым выходом и со входом четвертого регистра адреса, вторые выходы первого, третьего и четвертого регистра адреса подключены к соответствующим входам схемы сравнени входы второго и третьего регистров адреса соединены с четвертым выходом первого коммутатора, четвертый вход первого регистра а хреса подключен к п тому выходу блока управлени , а третий выход - к четвертому входу вто рого коммутатора, п тый вход и второй выход которого  вл ютс  соответтственно входом и выходом устройства, отличающеес  тем, что, с, целыд расширени  области применени  устройства за счет обеспечени  режима поиска годных зон в накопительwjx интегральных блоках пам ти, оно содержит триггер, счетчик, р.егистр зоны, третий, компаратор, п тый и шестой регистры адреса, элемент ИЛИ и элементы И, причем входы регистра зоны и первые входы первого и второго элементов И соединены соответственно . с п тьгм и с шестым выходами блока управлени , первый вход третьего элемента И и установочный вход счетчика подключены к седьмому выходу блока управлени , выход первого и входы четвертого элементов И соединены соответственно с п тым входом, с восьмым и с дев тым выходами блика управлени , выходы счетчика подключены к седьмому выходу блока управлени , выход первого и входы четвертого элементов И соединены соответственно с п тым входом, с восьмым и дев тьм выходами блока управлени  выходы счетчика подключены к одним з входов третьего компаратора и входам п того элемента И, выход которого соединен с первым входом шестого элем мента И, второй вход которого подключен к выходу четвертого элемента И и счетному входу счетчика, а выход к информационному входу п того регистра адреса, адресные вход и выход которого соединены соответственное с третьим выходом и четвертым входом первого регистра адреса,, другие входы третьего компаратора подключены к выходам регистра зоны, а выход - к установочному входу триггера, инверсный выход которого соединен со вторым входом первого элемента И, а пр мой выход со вторыми входами второго и третьего злементов И, выходы которых подключены соответственно ко входам элемента ИЛИ, выход которого соединен со входом сброса триггера, шестым входом блока управлени  и информационней входом шестого регистра адреса, информационный выход которого подключен к четвертому входу схемы сравнени , а адресные вход и выход соединены соответственно с п тыми выходом и входом первого регистра ) адреса/ . Источники информации, прин тые во внимание лри экспертизе 1,Авторское свидетельство СССР 354473, кп. 6 и С 29/00, 1970.
2. 2.Патент США 375J649, кл. G и С 29/00, опублик. J973 (прототип ) .

   41

   W