SU869067A2 - Device for scaling by three - Google Patents

Description

(54) УСТРОЙСТГЗО ПЕРЕСЧЕТА НА ТРИ(54) USTROYSTGZO RECOMMENDATION ON THREE

Изобретение относитс  к импульсной технике и может быть использовано в раз личных устройствах автоматики и вычислительной техники, По основному авт. св. № 5О6132 известно устройство пересчета на три, выполненное по несимметричной схеме, содержащее ши1гу запуска, троичный однофазный асинхронный уствновочпый триггер и три вспомогательных триггера, каж дый из которых выполнен на двух логичесжих элементах И-НЕ (ИЛИ-НЕ) с перекрестными обратными св з ми, причем выход логического элемента каждого вспомогательного триггера соединен со входом аналогичного элемента последующего вспо могательного триггера и с соответствующим установочным входом троичного однофазного асинхронного триггера, выходы двух логических элементов которого подключены ко входам вторых логических эле ментов соответствующих двух вспомогательных триггеров, вход второго логичеокого элемента третьего вспомогательного триггера соединен с выходом второго логического элемента последующего вспомогательного триггера, а третьи входы тюгических элементов всех вспомогательных триггеров подключены к щине запуска l. Данное несимметричное построение устройства определ ет его достаточно щирокие функциональные возможности. Среди сигналов на выходах логических элементов этого устройства существуют не только три сигнала, иэмен кнциес  (при выполнении устройства, например, на логических элементах И-НЕ) синфазно переднему 4)онту входного сигнала, но и один сипнал , мен ющийс  по заднему фронту входного сигнала. Это существенно облегчает построение счетных цепей на указанных устройствах. Цель изобретени  - повышение надежности работы за счет полного исключени  сост заний в фунвсдиошфовании устройства. Поставленна  цель достигаетс  тем, что в устройстве пересчета на три, содерншщем троичный однофазный асинхронный установочный триггер и три вспомогательных триггера, кажцый из которых выполнен на дву логических элементах И-НЕ (ИЛИ-НЕ), четвертый вход первого логического элемента третьего вспомогательного триггера соединен с последующим выходом троичного однофазного асинхронного установочного триггера. На фиг. 1 изображена схема устройств пересчета на три; на фиг. 2 - временные диаграммы его работы. При этом номер диаграммы показывает выходной сигнал логического элемента ИНЕ с тем же номером. Аналогичным образом может быть выполнена и схема на элементах ИЛИ-НЕ. Устройство содержит троичный однофазный асинхронный установочный триггер 1, выполненный на трех элементах И-НЕ (или ИЛИ-НЕ) 2,3 и 4; три вхо- да троичного однофазного асинхронного установочного триггера 1 подключеньт к выходам трех вспомогательных триггеров 5,6 и 7J. триггер 5 выполнен на двух логических элементах И-НЕ (ИЛИ-НЕ): двухвходовом 8 Y четырехвходовом 9, первые входы которь.х подключены к выходу другого элем П1та; триггер 6 выполнен на двух логическчх элементах И-НЕ (ИЛИ-НЕ трехвходовом Ю и двухвходовом 11, первые входы которых подключены к выходу другого эле1.1ента; триггер 7 выполнен на двух логических элементах И-НЕ(ИЛИ-НЕ трехвходовом 12 и двухвходовом 13; ко вторым входам логических элементов 9, 10 и 12 подключена шина запуска; выход элемента 9 соединен с третьим входом элемента 10, выход которого подклю чен к третьему входу элемента 12, выход которого соединен с .третьим входом элемента 9; выход элемента 3 подключен ко второму входу элемента 11, выход которого соединен со вторым входом элемента И-НЕ (ИЛИ-НЕ) 8; выход элемента 4 подключен ко второму входу элемента 13 и к четвертому входу элемента 9. Устройство работает следующим образом . Пусть в рассматриваемый момент времени троичный однофазный асинхронный. триггер 1 находитс  в состо нии, при ко тором на выходе его логических элементов 2 и 3 присутствуют единичные сигна лы, а на выходе логического элемента 4 нулевой. Если в рассматриваемый момент на вспомогательные триггеры 5,6 и 7 не подаютс  входные сигналы, т.е. на шине запуска имеет место низкий нулевой сигнал , то на выходе обоих логических элементов 8 и 9 вспомогательного триггера 5 оказываютс  единичные сигналы, на выходе логического элемента 10 триггера 6 присутствуют единичный сигнал, на выходе логического элемента 11 этого тригг- ра - нулевой, на выходах обоих логических элементов 12 и 13 триггера -7 высокие единичные сигналы. Рассматриваетс  момент ± начала первого импульса, на шине запуска. При этом формируетс  низкий сигнал на выходе эле мента И-НЕ 12. Низкий сигнал не может быть сформирован на выходе элементов И-НЕ 10, так как на одном из его входов присутствует низкий сигнал с выхода элемента И-НЕ 11. Кроме того, на выходе элемента 9 не может сформироватьс  низкий сигнал, поскольку к его входу приложен нулевой уровень напр жени  с .выхода элемента И-НЕ 4.После формировани  низкого потенциала на выходе элемента И-НЕ 12 подтверждаетс  высокий уровень сигналов на выходах элементов 9,13 и 3, и формируетс  высокий потенциал на выходе элемента И-НЕ 4. Его формирование не может изменить высоких выходных сигнал овна элементах И-НЕ 3, 9 и J.3, так как их поддерживает ранее сформированный низкий потенциал с выхода элемента И-НЕ 12, Но после формировани  высокого сигнала на выходе элемента И-НЕ 4 на всех входах элемента И-НЕ 2 оказываютс  высокие сигналы, и на выходе этого логического элемента формируетс  низкий оигнал. Остальные сигналы на выходах логических элементов остаютс  неизменными. По окончании первого входного импульca (MOMeHTjfc2) ко входам элементов ИНЕ 9,10 и 12 оказываетс  приложенным низкий входной сигнал, который поддерживает высокие сигналы на выходах элементов И-НЕ 9 и 10 и устанавливает высокий сигнал на выходе логического элемента И-НЕ 12. После этого на обоих входах логического элемента И-НЕ 13 оказываютс  высокие сигналы, и на его выходе формируетс  низкий уровень вСапр жени . Остальные сигналы на выходах логических элементов устройства остаютс  неизменными. В момент -t начала второго входного импульса на всех вхоцах логического элемента 9 оказывак тс  единичные сигналы, и на его выходе формируетс  нулевой потенциал . Этот сигнал Подтверждает высокие сигналы на вь1х6дах элементов И-НЕ 9,1 р и 4 и вызывает формирование едиThe invention relates to a pulse technique and can be used in various devices of automation and computing, According to the main author. St. No. 5O6132, there is a known recalculation device for three, made according to an asymmetrical scheme, containing a startup trigger, a ternary single-phase asynchronous urgent trigger, and three auxiliary triggers, each of which is performed on two logical elements AND-NOT (OR-HE) with cross-feedback , with the output of the logic element of each auxiliary trigger connected to the input of a similar element of the subsequent auxiliary trigger and with the corresponding installation input of the ternary single-phase asynchronous trigger , The outputs of two gates of which are connected to the inputs of the second logic elements of the respective two auxiliary triggers input of the second element logicheokogo third auxiliary latch connected to the output of the second logic element further auxiliary trigger, and third inputs tyugicheskih all auxiliary elements connected to trigger launch schine l. This asymmetrical construction of the device determines its sufficiently wide functionality. Among the signals at the outputs of the logic elements of this device, there are not only three signals, and the name of the function (when the device is executed, for example, at the logical elements of AND-NOT) in common with the front 4) input signal, but also one signal that varies on the falling edge of the input signal . This greatly facilitates the construction of counting circuits on these devices. The purpose of the invention is to increase the reliability of operation due to the complete elimination of the conditions in the operation of the device. The goal is achieved by the fact that in the three-phase recalculation device, the so-called ternary single-phase asynchronous installation trigger and three auxiliary triggers, each of which is performed on two AND-NOT (OR-NO) logic elements, the fourth input of the first logic element of the third auxiliary trigger is connected to the subsequent release of the ternary single-phase asynchronous setup trigger. FIG. 1 shows a diagram of recalculation devices for three; in fig. 2 - time diagrams of his work. At the same time, the number of the diagram shows the output signal of an INE logic element with the same number. Similarly, the scheme on the elements OR-NOT can be performed. The device contains a ternary single-phase asynchronous installation trigger 1, performed on three elements AND-NOT (or OR-NOT) 2,3 and 4; Three inputs of a ternary single-phase asynchronous setup trigger 1 are connected to the outputs of three auxiliary triggers 5.6 and 7J. trigger 5 is made on two logical elements AND-NOT (OR-NOT): two-input 8 Y four-input 9, the first inputs of which are connected to the output of another element of P1ta; trigger 6 is made on two logical AND-NOT elements (OR-NOT three-input Yu and two-input 11, the first inputs of which are connected to the output of another ele.1.1ent; trigger 7 is executed on two logical elements AND-NOT (OR-NOT three-input 12 and two-input 13 ; a launch bus is connected to the second inputs of logic elements 9, 10 and 12; the output of element 9 is connected to the third input of element 10, the output of which is connected to the third input of element 12, the output of which is connected to the third input of element 9; the output of element 3 is connected to the second input element 11, the output of which It is connected to the second input of the element NAND (OR-NO) 8; the output of element 4 is connected to the second input of element 13 and to the fourth input of element 9. Let the ternary single-phase asynchronous trigger be at the time considered. the state when the output of its logic elements 2 and 3 contains single signals, and the output of logic element 4 is zero. If at the given moment no auxiliary signals are fed to the auxiliary triggers 5,6 and 7, i.e. A low zero signal occurs on the trigger bus, then the output of both logic elements 8 and 9 of the auxiliary trigger 5 produces single signals, the output of logic element 10 of the trigger 6 contains a single signal, the output of logic element 11 of this trigger is zero, the outputs both logic elements 12 and 13 of the trigger -7 high single signals. The moment of the start of the first pulse, on the trigger bus, is considered. In this case, a low signal is generated at the output of the NAND 12 element. A low signal cannot be formed at the output of the NAND element 10, since one of its inputs contains a low signal from the output of the NAND 11 element. In addition, A low signal cannot form at the output of element 9, since a zero voltage level is applied to its input from the output of NAND 4. After the formation of a low potential at the output of NAND 12 confirms the high level of the signals at the outputs of 9,13 and 3 and a high output potential is generated. And-NOT 4. Its formation cannot change the high output signal of the Aries of the AND-HE elements 3, 9 and J.3, as they are maintained by the previously formed low potential from the output of the AND-NOT 12 element, But after forming a high output signal The element AND-NO 4 at all inputs of the element AND-HE 2 has high signals, and a low signal is generated at the output of this logic element. The remaining signals at the outputs of the logic elements remain unchanged. At the end of the first input pulse (MOMeHTjfc2), a low input signal is applied to the inputs of the IEE 9.10 and 12 elements, which maintains high signals at the outputs of the AND-HE elements 9 and 10 and sets a high signal at the output of the AND-HE logic element 12. After This, at both inputs of the NAND 13, turns out to be high signals, and at its output a low voltage level is formed. The remaining signals at the outputs of the logic elements of the device remain unchanged. At the instant -t of the beginning of the second input pulse, all the inputs of the logic element 9 turn out to have single signals, and a zero potential is formed at its output. This signal Confirms the high signals on the i1x6s of the elements AND-NOT 9.1 p and 4 and causes the formation of one

ичного потенциала на выходе элемента -НЕ 2. Других изменений выходных сигалов логических элементов в момент t 3 не происходит.of the potential of the output element-NOT 2. Other changes in the output signals of the logic elements at time t 3 does not occur.

По окончании второго входного сигнала 5 (моменл-tj}) ко входу логических элементов -НЕ 9,10 и 12 оказываетс  приложеным низкий входной сигнал. Он подтверждает высокие потенциалы на выходах логических элементов И-НЕ 10 и 12 и уо Q анавливает высокий сигнал на выходе элемента И-НЕ 9. После этого на обоих входах элементов И-НЕ 8 оказываютс  диничные, сигналы, и на его выходе фор мируетс  нулевой потенциал. Других из- 5 менений выходных сигналов логических элементов в момент происходит.At the end of the second input signal 5 (momenl-tj}), a low input signal is applied to the input of the logic elements —NON 9.10 and 12. It confirms the high potentials at the outputs of the AND-NOT 10 and 12 logic elements and Qo Q. It cancels the high signal at the output of the NAND element 9. After that, both inputs of the AND-NE 8 elements are output signals, and zero is formed at its output. potential. Other changes in the output signals of logic elements occur at the moment.

В момент i начала третьего входного импульса на всек вкодах логического элемента И-НЕ 10 оказываютс  еди- JQ ничные сигналы, и на его выходе формируетс  нулевой потенциал. Этот сигнал подтверждает единич шю сигналы на выходах элементов И-НЕ 11,12 и 2, а также вызывает формирование единичногоjj сигнала на йыходе элемента И-НЕ 3, после этого на всех входах логического элемента И-НЕ 4 оказываютс  единичные сигналы, и на его выходе формируетс  сигнал логического нул , который подтверждает сигналы единичного уровн  на выходах логического элемента И-НЕ 2,3 и 9, а также формирует единичный сигнал на выходе логического элемента И-НЕ 13, Других изменений выходных сигналов логических элементов в момент -fcjHe происходит At the moment i of the beginning of the third input pulse, all the codes of the logical element I-NE 10 turn out to have single JQ signals, and a zero potential is formed at its output. This signal confirms the unit signals at the outputs of the AND-HE elements 11,12 and 2, and also causes the formation of a single signal at the output of the AND-HE element 3, after that, all the inputs of the logical element AND-HE 4 have single signals, and output, a logical zero signal is generated, which confirms the signals of a single level at the outputs of the NAND 2,3 and 9 logic element, and also generates a single signal at the output of the NAND 13 logic element. Other changes in the output signals of the logic elements occur at the moment -fcjHe

По окончании третьего входного импульса (моментЬб)ко входу логических элементов И-НЕ 9,1О и 12 оказываетс  приложенным низкий входной сигнал. ОнAt the end of the third input pulse (momentum bb) a low input signal is applied to the input of the AND-NE 9.1O and 12 logic elements. is he

подтверждает выгюкие потенциалы на выходах элементов И-НЕ 9 и 12 и формирует высокий сигнал на выходе элемента И-НЕ 10 После этого к обоим входам элемента ИНЕ 11 оказываютс  приложены высокие сигналы, и на его выходе формируетс  потенциал логического нул , кoтoI ый подтверждает высокий сигнал на выходе элемента И-НЕ 10 и формирует высокий сигнал на выходе элемента И-НЕ 8. Других изменений не происходит.confirms the positive potentials at the outputs of the elements AND-HER 9 and 12 and generates a high signal at the output of the element NAND 10 After that, high signals are applied to both inputs of the INE element 11, and a potential of zero is formed at its output, which confirms the high signal at the output of the element AND-NOT 10 and generates a high signal at the output of the element AND-NOT 8. Other changes do not occur.

По окончании третьего импульсе во всех логических элементах ycrpoftctBa пересчета на три оказывахугсв выходные сигналы, полностью совпадающие с cvtrHaлами перед подачей первого вмпульса. Это означает, что дальнейша  работа устройства полностью повтор ет вышеописанную.At the end of the third pulse in all logic elements ycrpoftctBa recalculate into three turns out in output signals that fully coincide with the cvtrHals before the first pulse. This means that the further operation of the device completely repeats the above.

Анализ работы предлагаемого устрой-. ства показывает, что в его функционирова: НИИ полностью исключены сост зани . За- счет этого существенно повышаетс  надежность работы устройства.Analysis of the proposed device-. It shows that in its functioning: scientific research institutes are completely excluded status. In this way, the reliability of the device operation is significantly increased.

Claims (1)

1. Авторское свидетельство СССР № 506132, кл, Н 03 К 29/ОО, 22.06,73.1. USSR author's certificate No. 506132, class, H 03 K 29 / OO, 06/22/73. i if tZ tS ttf tS tSi if tZ tS ttf tS tS JfJf ГR фиг.22