SU860053A1 - Преобразователь двоично-дес тичной дроби в двоичную дробь - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей. Известен преобразователь двоичнодес тичной дроби в двоичную дробь, содержащий регистр тетрады, регистр старших разр дов, дешифратор, группу элементов И, сумматор, генератор, формирователь, регистр служебной информации , счетчик адреса, регистр двоичного пор дка, блок пам ти. Преобразование в данном устройстве основано на суммировании двоичных коэффициентов тетрад с последующим у;множени ем на двоичный коэффициент, оДнозначно определ емый по дес тичному пор дку 1. Недостаток этого преобразовател  состоит в относительно низком быстродействии Наиболее близким к предлагаемому по технической сущности  вл етс  пре образователь двоично-дес тичной дроби в двоичную дробь, содержащий регистр тетрады, вход которого  вл етс  инфор мационньлм входом преобразовател , пер вый дешифратор, группу элементов И, сумматор, генератор импульсов, вход которого  вл етс  входом пуска преобразовател , распределитель импульсов , регистр служебной информации, счетчик адреса, регистр двоичного пор дка , первый блок пам ти, вход, которого соединен с выходом счетчика адреса , выход регистра тетрады соединен с информационным входом первого дешифратора , выход которого соединен с первыми входами элементов И группы, выходы которых соединены с входом сумматора , выходы сумматора  вл ютс  выходами мантиссы преобразовател , выход генератора импульсов соединен с тактовым входом распределител  импульсов , управл ющий вход которого  вл етс  управл ющим входом преобразовател , первый информационный вход распределител  импульсов соединен с первым выходом регистра служебной информации, первый, второй и третий входы которого соответственно  вл ютс  входом дес тичного пор дка преобразовател , входом знака пор дка преобразовател  и входом признака дес тичной мантиссы преобразовател , второй выход регистра служебной информации соединен со вторым информащионным входом распределител  импульсов и первым входом счетчика адреса, второй вход которого соединен с третьим выходом ре1-истра служебной информации и третьим информационным входом распределител  импульсов, первый, второй, третий и четвертый выходы которого соединены соответственно с тактовыми входами регистра тетрещы, первого дешифратора , cviviMaTopa и счётчика адреса, первый выход регистра двоичного пор дка  вл етс  выходом пор дка преобразовател  2, Недостаток известного преобразовател .также состоит в относительно низком быстродействии, -св занном с необходимостью умножени  полноразр д ных чисел. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем что 3 преобразователь двоично-дес тичной дроби в двоичную дробь дополнительно введены сдвигатель, второй дешифратор, второй блок пам ти, вход которого соединен с выходом второго дешифратора, а выход соединен с входом регистра двоичног о пор дка, второй выход которого соединен с управл ющими входами сдвигател , информационный вход которого соединен с выходом , первого блока пам ти, выход сдвигател  соединен со вторыми входа ми элементов И группы, а первый, второй и третий входы второго дешифратора соединены соответственно с п  тым выходом распределител  импульсов вторым и третьим выходами регистра служебной информации. Кроме того, в преобразователе счетчик адреса выполнен реверсивным. На чертеже представлена блок-схема предлагаемого преобразовател . Схема включает информационный вход 1, регистр 2 тетрады, первый де шифратор 3, группу элементов И 4, су матор 5, выходы 6 мантиссы преобразо вател , вход 7 пуска преобразовател  генератор 8 импульсов, распределитель 9 импульсов, управл ющий вход 10 преобразовател , вход 11 дес тичного пор дка преобразовател , вход 12 знака пор дка преобразовател , вход 13 признака дес тичной мантиссы преобразовател , регистр 14 служебной информации, реверсивный счетчик 15 сщреса, регистр 16 двоичного пор дка , выход 17 пор дка преобразовател , первый блок 18 пам ти, сдвигатель 19, второй дешифратор 20, второй блок 21 пам ти. Управл ющий вход 10 служит дл  по дачи управл ющего сигнала с устройства ввода (не показан). Первый выход распределител  9 импульсов соеди нен с выходом регистра 2 тетрады дл  сдвига его содержимого на две позиций в сторону младших разр дов. Второй и третий выходы распределител  9 импульсов соответственно соединены с вторым входом перврго дешифратора и входом сумматора 5 дл  подачи сигн ла анализа и сдвига содержимого сумматора 5 на две позиции в сторону младших разр дов. Выход первого блока 18 пам ти соединен с первым входом сдвигател  19 дл  подачи двоичного эквивалента вида 10 . Выход второго дешифратора 20 соединен с входом второго блока 21 пам ти, хран щего двоичные пор дки. Выход сдвигател  |19 соединен с вторым входом элементов И 4 группы дл  передачи призеден.ного двоичного эквивалента вида 2 Преобразование осуществл етс  в соответствии со следуюи-им соотношением А --ST,),, С) i--i где А - двоична  мантисса; m - двоичный пор док; i - номер дес тичного разр да) Т - тетрада дес тичного числа; Р - дес тичный пор док , (0 ) 2 приведенный двоичный экви валент. Преобразование двоично-дес тичного числа основано на суммировании произведений дес тичных тетрад на приведенный двоичный эквивалент и присвоении результату необходимого двоичного пор дка. Причем приведенный двоичный эквивалент (10-1,-2 получаетс  из двоичного эквивалента , хранимого в первом блоке 18 пам ти, путем сдвига на 2. Соотношение (1) реализуетс  в следующей последовательности. По входу 7 поступает сигнал Пуск на генератор В импульсов, который вырабатывает серию импульсов. Эта сери  поступает на распределитель 9 импульсов. Затем на регистр 14 служебной информации поочередно поступают знак дес тичного пор дка, дес тичный пор док и признак дес тичной мантиссы по входам 11-13. После этого по входу 1 на регистр 2 тетрады поступает старша  тетрада преобразуемого двоично-дес тичного числа. Одновременно по входу 10 поступает управл ющий сигнал, который запускает распределитель 9, обеспечивающий нормальное функционирование всего преобразовател  в целом. В первом такте счетчик 15 устанавливает некоторый адрес, который определ етс  величиной и знаком дес тичного пор дка . Во втором такте он измен ет свое состо ние на единицу (отрицательную при , положительную при ), устанавлива  тем самым истинный адрес обращени  к блоку 18 пам ти. Счетчик 15 гщреса выполнен реверсивным, т.е. работает в двух режимах: режиме вычитани  и суммировани  импульсов. При этом во втором такте первого цикла он работает в режиме вычитани  импульсов , во Всех последующих циклах в режиме суммировани  импульсов. Одновременно во втором такте дешифрато 20 устанавливает адрес обращени  по второму блоку 21 пам ти. В третьем такте производитс  обраидение к первому и второму блокам 18 и 21 пам ти. При этом из первого блока 18 пам ти читаетс  двоичный эквивалент вида , соответствующий старшей тетраде, хран щейс  на регистре 2 тетрады. Первый блок 18 пам ти хранит двоичных эквивалентов. Если |бы не было сдвигател  19, то требовалось бы хранить массивов по 1 двоичных эквивсшентов в каждом. Сдвигатель 19 совместно с регистром 16 двоичного пор дка позвол ют получить необходимые приведенные двоичные эквиваленты. В четвертом такте производитс  образование приведенног двоичного эквивалента 10 2 путе сдвига двоичного эквивалента, поступившего на вход сдвигател  19, на величину, хранимую в регистре 16 двоичного пор дка. Направление сдвига определ етс  знаковым разр дом после него. Сдвигатель 19 конструктивно выполнен в виде нескольких ступеней, кажда  из которых передает информацию либо со сдвигом, либо без сдвигав зависимости от того, нуль или единицу имеет соответствующий разр д регистра 16. В п том такте первый деши ратор 3 производит анализ состо ни  млсщшей пары разр дов регистра 2 тетрады и происходит передача приведенного двоичного эквивсшента через группу элементс5в И 4 на сумматор 5. При этом дешифратор 3 вырабатывает три типа передач: пам ти кодом, пр мым кодом со сдвигом на одну позицию в сторону старших разр дов, дополнительным кодом. В mecTQM такте производитс  суммирование передаваемой информации с содержимым сумматора 5 . В седьмом такте производитс  сдвиг в сторону младших разр дов на две позиции содержимого регистра 2 тетрады и сумматора 5. Б восьмом такте первый дешифратор 3 анализирует состо ние младшей пары разр дов регистра 2 и производитс  передача двоичного эквивалента со сдвигател  19 на сумматор 5 либо пр мым кодом, либо пр мым кодом со сдвигом на одну позицию в сторону старших разр дов , либо дополнительным кодом. В дев том такте производитс  суммироЕание содержимого сумматора 5 с первым частичным произведением. На этом цикл преобразовани  старшей тетрады заканчиваетс .

С приходом последующих тетрад описанный процесс чтени  двоичных эквивалентов вида и образовани  приведенных двоичных эквиваленто повтор етс  еще IJ-1) раз и аналогичен работе в первом цикле. Отличие состоит в том, что во втором и последующих циклах счетчик 15 работает

только в сум1.:ирующем режиме, а расш1)4 ровка адреса и чтение из второго блока 21 Пс1м ти не производитс , так как величина сдвига определ етс  двоичным пор дком, хран щимс  на регистре 16 двоичного пор дка и записанным в первом цикле. Съем результата преобразовани  производитс  с сумматора 5 и регистра 16 двоичного пор дка. Причем знак двоичного пор дка противоположен знаку производимого сдвига.

0

Дл  вы влени  технико-экономического эффекта следует отметить, что процесс преобразовани  в известном преобразователе осуществл етс  в два этапа. Причем на первом этапе произ5 водитс  суммирование произведений преобразуемых тетрад на соответствующие им двоичные эквиваленты, а на втором сумма двоичных эквивалентов тетрад умножаетс  на считываемый из

0 блока пам ти двоичный коэффициент, однозначно определ емый по величине и знаку дес тичного пор дка. .На втором этапе требуетс  умножение полноразр дных чисел.

В предлагаемом устройстве умноже5 ни  полноразр дных чисел производить не нужно, так как блок пам ти хранит приведенные двоичные эквиваленты вида . Поэтому выигрыш равен времени , затрачиваемому на умножение

0 двух п разр дных чисел.

Claims (2)

1. Формула изобретени 

   5

   Преобразователь двоично-дес тичной дроби в двоичную дробь, содержащий регистр тетрады, вход которого  вл етс  информационным входом преобразовател , первый дешифратор, группу

   0 элементов И, сумматор, генератор импульсов , вход которого  вл етс  входом пуска преобразовател , распределитель импульсов, регистр служебной информации, счетчик адреса, регистр двоичного пор дка, первый блок пам 5 ти , вход которого соединен с выходом счетчика адреса, выход регистра тетрады соединен с информационным входом первого дешифратора, выход которого соединен с первыми входами элементов

   0 И группы, выходы которых соединены с входом сумматора, выходы сумматора  вл ютс  выходами мантиссы преобразовател , выход генератора импульсов соединен с тактовым входом распредели5 тел  импульсов, управл ющий вход которого  вл етс  управл кщим входом . преобразовател , первый информационный вход распределител  импульсов соединен с первым выходом регистра служебной информации, первый, второй

   О и третий входы которого соответственно  вл ютс  входом дес тичного пор дка преобразовател  , входом знака пор дка преобразовател  и входом признака дес тичной мантиссы преобразоватс-ЛЯ , второй выход регистра служебной информации соединен со вторым информационным входом распределител  импульсов и первым входом счетчика адреса , второй вход которого соединен с третьим выходом регистра служебной информации и третьим информационным входом распределител  импульсов, первый , второй , третий и четвертый выходы которого соединены соответственно с тактовыми входами регистра тетрады , первого дешифратора, сумматора (и счетчика адреса, первый выход регистра двоичного пор дка  вл етс  выходом пор дка преобразовател , отличающийс  тем, что, с целью повышени  быстродействи , в него введены сдвигатель , второй дешифратор , второй блок пам ти, вход которого соединен с выходом второго дешифратора , а выход соединен с входом регистра двоичного пор дка, второй выход которого соединен с управл ющими входами сдвигател , информационный вход которого соединен с выxo oм блока пам ти, выход сдвигател  соединен со вторыми входами элементов И группы, а первый, второй-и третий 5 входы второго дешифратора соединены соответственно с п тым выходом распределител  импульсов, вторым и третьим выходами регистра служебной информации.

   0 2. Преобразователь по п. 1, отличающийс  тем, что в нем счетчик адреса выполнен реверсивным.

   Источники информации , прин тые во внимание при экспертизе

   5 Авторское свидетельство СССР по за вке 2649587/24, кл. G06 F 5/02, 1975.
2. 2. Авторское свидетельство СССР по за-чвке № 2818807/24, кл. G06 F 5/02, 20.08.79 (прототип).

   t1

   П

   It

   л

   Z1

   19