SU840870A1 - Устройство дл ввода информации - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть исполь зовано в системах дл  ввода информации от дискретных датчиков.

Известно устройство дл  ввода информации от дискретных датчиков, содержа1цее блок пам ти, адресный блок, регистры, ко утаторы, генераторы импульсов и решаницее задачу опроса датчиков и ввода в ЭШ1 адреса датчика, состо ние которого изменилось 1..

Недостатком устройства  вл етс  его сложность.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  ввода информации от дискретных датчиков, содержащее блок управлени , генератор импульсо датчики, распределитель, блок пам ти , состо щий из- буферных регистров блок формировани  адреса с шифраторами и элемент ИЛИ 2. .

В известном устройстве с помощью распределител  производитс  последовательный опрос всех датчиков как измен ющих, так и неизмен ющих свое состо ние, причем информаци  на выходе устройства формируетс  только дл  датчиков, изменивших свое состо ние . При этом увеличиваетс  врем , необходимое дл  выборки датчиков с измененным состо нием, и снижаетс  быстродействие устройства.

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  ввода информации , содержащее датчики, блок

0 пам ти, блок формировани  адреса, шифратор и генератор импульсов, введены первый и второй регистры, распределитель, импульсов запроса, элементы задержки, коммутатор и блок

s сравнени , причем выходы датчиков подключены к первым входам первого регистра, выходь) которого соединены со входами распределител  импуль-. сов. запроса, выходы которого соеди0 нены со входами элементов задержки, выходы элементов задержки соединены со входами шифратора и первыми входгши KOhttiyTaTOpa, выходы ке 1мутатора соединены со вторыми входами

5 первого регистра, а выход шифратора соединен с первым входом блока формировани  адреса, выход которого соединен со входом блока пам ти и первым входом блока сравнени , второй выход блока пам ти соединен с

Claims (2)

1. 0 первым входом второго регистра, выход которого соединен со вторым входом блока срав«ени , первый выход которого соединен со входом ген ратора импульсов, выход которого соединен со вторым входом блока формировани  адреса, второй выход блока сравнени  соединен со вторым входом второго регистра, третьим входом блока формировани  адреса и вторыми входами коммутатора. -На чертеже изображена схема устройства . Устройство содержит датчики 1, первый регистр 2 с разр дными триггерами 3, распределитель 4 импульсов запроса, элементы 5 задержки, коммутатор б с элементами И 7, шифратор 8, блок 9 формировани  адреса блок 10 пам ти, второй регистр 11, блок 12 сравнени  и генератор 13 импульсов. Выходы датчиков 1 подклю чены к первым входам триггеров 3 первого регистра 2. Выходы триггеро 3 соединены с входами распределител  4 импульсов запроса, выходы которого через элементы 5 задержки св заны с первыми входами элементов И 7 коммутатора бис входами шифратора 8. Выходы элементов И 7 подключены ко вторым входам соответствующих триггеров 3 регистра 2, Вьлходы шифратора 8 соединены с первыми установочными входами блока 9 формировани  адреса, выходы которого св заны с входами блока 10 пам ти и первыми входами блока 12 сравнени . Выходы блока пам ти подключены к первым входам второго регистра 11, выходы которого соединены со вторыми входами блока 12 сравнени . Первый выход несовпадени  блока 12 сравнени  подключен к входу гене ратора 13 импульсов, выход которого соединен со вторым счетным входом блока 9. Второй выход совпадени  блока 12 сравнени  соединен со вто рыми управл ющими входами элементов И 7 коммутатора б и входами установ в нулевое положение блока 9 формиро вани  адреса и второго регистра II Распределитель 4 импульсов запро са представл ет собой логическое статическое устройство, обеспечива ющее на своих выходах приоритетное распределение входных сигналов, например, каждый входной сигнал на предыдущем входе имеет приоритет прохождени  на выход по отношению к сигналам на; всех последующих входах. Таким образом, распределит импульсов запроса 4 формирует выхо ной сигнал только на одном выходе, ответствующем входу с большим приоритетом . Элементы 5 задержки обес печивают синхронность работы всех элементов устройства. Каждому из датчиков 1 в блоке 10 пам ти сответствует область пам ти, котора  определ етс  начальным и конечным адресами соответствукнцих  чеек блока пам ти и в которую предварительно записываетс  соответствующа  информаци . Устройство работает следующим образом. При вызове информации соответствующие датчики 1 срабатывают и формируют импульсные сигналы, которые поступают на первые входы триггеров 3 регистра 2 и устанавливают их в единичные состо ни . С выходов сработанных триггеров сигналы подаютс  на входы распределител  4 импульсов запроса, который формирует сигнал только на одном своем выходе, соответствующем сработавшему датчику 1 большого приоритета (по входу), Указанный сигнал с выхода распределител  4 импульсов запроса через элемент 5 задержки подаетс  на первый вход соответствующего элемента И 7 коммутатора б и подготавливает его к срабатыванию . Кроме того, указанный сигнал возбуждает соответствующий вход шифратора 8, на выходе которого формируетс  код начального адреса области пам ти, соответствующий опрашиваемому датчику 1. Код начального адреса заноситс  в блок 9 формировани  адреса, откуда поступает в режиме чтени  информации на адресные входы блока 10 пам ти. По указанному адресу из блока 10 пам ти выбираетс  код конечного адреса области пам ти , соответствующий первому опрашиваемому датчику 1, и заноситс  во второй регистр 11. С выходов второго регистра 11 указанный код подаетс  на вторые входы блока 12 сравнени ,на первые входы которого поступает код с выходов блока 9 формировани  адреса. Так как коды на входах блока сравнени  не совпадают, блок 12, сравнени  сигналом несовпадени  запускает генератор 13 импульсов. Последний выдает импульсы на второй счетный вход блока 9 формировани  адреса, который последовательно измен ет значени  адресов  чеек пам ти и обеспечивает выборку информации из соответствующей области пам ти блока 10. По окончании выборки информации адрес конечной  чейки области пам ти на выходе блока 9 формировани  адреса совпадает со значением адреса, зафиксированным во втором регистре 11. этом блок 12 сравнени  вырабатывает сигнал совпгщени , отключает генератор 13 импульсов , обнул ет адресный блок 9 формировани  адреса и регистр 11 и подает сигнал совпадени  на вторые входщ. элементов И 7 коммутатора 6. Этим сигнсшЬм открываетс  один из элементов И 7, ранее подготовленный к открыванию сигналом с вйхода распределител  4 импульсов запроса. Указанный элемент И выдает сигнал, который поступает на второй вход соответствующего триггера 3 и обнул ет его. При этом приоритет на вы ход распределител  4 импульсов запроса получает сигнал с выхода следующего триггера 3 регистра 2, соответствующего следующему сработанному датчику 1, и процесс повто г етс . Таким образом, устройство последовательно опрашивает только сработавшие датчики, исключа  несрабогавшие , и вводит данные, определ емые каждым из этих датчиков. Введение в устройство дл  ввода информации с дискретных датчиков первого и второго регистров, распре делител  импульсов запроса, элементов задержки, коммутатора и блока сравнени  позвол ет повысить быстро действие устройства, по сравнению с известным, путем приоритетного последовательного опроса только сработавших датчиков. Формула изобретени  Устройство дл  ввода информации, содержащее датчики, блок пам ти, первый выход которого соединен с выходом устройства, блок формировани  адреса, шифратор и генератор импульсов, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены первый и второй регистры, распределитель импульсов запроса, элементы задержки, коммутатор и блок сравнени , причем выходы датчиков подключены к первым входам первого регистра , выходы которого соединены со входс1ми распределител  импульсов запроса, выходы которого соединены со входами элементов задержки, выходы элементов задержки соединены со входами шифратора и первыми входами коммутатора, выходы коммутатора соединены со вторыми входг1ми первого регистра, а выход шифратора соединен с первым входом блока формировани  адреса, выход которого соединен со входом блока пам ти и первым входом блока сравнени , второй выход блока пам ти соединен с первым входом второго регистра, выход которого соединен со вторым входом блока сравнени , первый выход которого соединен со входо генератора импульсов, выход которого соединен со вторым входом блока формировани  адреса, второй выход блока сравнени  соединен со вторым входом второго регистра, третьим входом блока формировани  адреса и вторыми входами коммутатора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 448438, кл. G 06 F 3/00, 1973.
2. 2.Авторское свидетельство СССР 634263, кл. G 06 F 3/04, 1976 (прототип).

   пп

   tr-I

   -9

   tu

   :Щ