SU809176A1 - Устройство дл делени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  обработки результатов измерений в составе автоматических систем управлени  и контрол .

Известно устройство дл  делени , содержащее сумматор делимого, регистр делител , сумматор частного, регистр сдвига, блоки передачи кодов, ключ, элемент ИЛИ 1.

Однако это устройство выполн ет операцию1 делени  двух чисел в ограниченном диапазоне задаваемых позицио нным двоич- . ным кодом операндов и недостаточно надежно в работе.

Известно другое устройство, которое содержит регистры делимого и делител , блоки вы влени  нулевого состо ни  этих регистров , блок сравнени , регистр пам ти, триггеры управлени , элементы И и ИЛИ, буферный регистр, счетчик, и выполн ет деление двух чисел, заданных любым кодом 2.

Однако это устройство сложно по логике и управлению, имеет большой объем аппаратуры и недостаточное быстродействие.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  делени , содержащее счетчик делимого, соединенный выходом с блоком фиксации окончани  делени , буферный счетчик, к поразр дным выходам которого подключены сигнальными входами поразр дные элементы И, последовательно соединенные друг с другом, распределитель импульсов, счетчик делител , ключ, входы которого подключены к выходам переполнени  счетчика

Claims (3)

1. делител  и буферного счетчика, а выход - ко входам счетчика частного и счетному входу триггера, коммутатор, элемент ИЛИ и два блока сравнени , состо щие из узлов поразр дного сравнени  (групп элементов И), выход каждого из которых подключен к управл ющему входу последующего узла поразр дного сравнени  того же блока сравнени , входы первого и второго блоков сравнени  подключены к поразр дным выходам счетчика делител  и буферного счетчика соответственно, а выходы через элемент ИЛИ подключены к управл ющему входу коммутатора, информационный вход которого соединен с тактовой шиной устройства, а выходы подключены к поразр дным входам счетчиков делимого, делител  и буферного счетчика, выход триггера соединен с управл ющими входами счетчика делител  и буферного счетчика 3}. Недостатки известного устройства св заны с его схемным построением. При наличии в делителе хот  бы двух наход щихс  р дом нулей в процессе делени  возникает сбой, так как одновременно срабатывают два (или больше - по количеству р дом сто щих нулей) соседних элемента И, а на вход распределител  через элемент ИЛИ поступает только один запускающий его сигнал, который подключает выход распределител  на следующий (очередной) разр д регистров делимого и делител , в то врем  как его необходимо подключить к более старщему (ненулевому по значению делител ) разр ду. Этот сбой вносит погрещность в результат делени . Кроме того, изза отсутстви  в известном устройстве управлени  всеми поразр дными элементами И возможно (в начальный момент счета) по вление помехи от элемента И младщего разр да регистра, работающего в направлении сложени  или вычитани . При выполнении операций делени  в известном устройстве только на один цикл вычитани  необходимо 10 п счетных импульсов , где п - число дес тичных разр дов регистра делител  (буферного регистра ), а, следовательно, дл  выполнени  всей операции г- 10-n-m импульсов, где m - количество циклов вычитани  в процессе делени  двух чисел, равное значению частного . Цель изобретени  - повышение быстродействи  и точности устройства. Поставленна  цель достигаетс  тем, что в устройстве дл  делени , содержащем счетчик делимого, счетчик частного, блок задани  делител , блок фиксации окончани  делени , буферный счетчик, блок сравнени  и коммутатор, причем вход коммутатора соединен с тактовым входом устройства, а выходы соединены с соответствующими поразр дными входами буферного счетчика и счетчика делимого, выход которого соединен со входом блока фиксацииокончани  делени , блок сравнени , состо щий из поразр дных узлов сравнени , первые входы которых соединены с соответствующими поразр дными выходами буферного счетчика , выход каждого поразр дного узла сравнени  соединен с управл ющим входом последующего поразр дного узла сравнени , вторые входы поразр дных узлов сравне ни  соединены с соответствующими поразр дными выходами блока задани  делител , выходы поразр дных узлов сравнени  соединены с управл ющими входами коммутатора , выход старшего поразр дного узла сравнени  подключен ко входу счетчика частного и ко входу установки буферного счетчика. На чертеже Приведена блок-схема устройства . Устройство дл  делени  содержит тактовый вход 1, коммутатор .2 импульсов, счетчик 3 делимого, блок 4 фиксации окончани  делени , буферный счетчик 5, блок 6 сравнени , блок 7 задани  кода делител  и счетчик 8 частного. Блок 6 сравнени  состоит из поразр дных узлов 9 сравнени . Блок 7 задани  кода делител  может быть выполнен, например, в виде коммутатора , подключающего один из регистров, в которые записано в параллельном коде значение делител , или в виде регистра. Тактовый вход 1 устройства св зан с поразр дными входами счетчиков 3 и 5 через коммутатор 2 импульсов, управл ющие входы которого подключены к выходам соответствующих поразр дных узлов 9 сравнени . Выход счетчика 3 делимого подключен ко входу блока 4 фиксации окончани  делени . Выходы буферного счетчика 5 соединены поразр дно со входами поразр дных узлов 9 сравнени , на другие входы которых подаетс  код делител  С выходов блока 7. Выход старшего поразр дного узла 9 сравнени  подключен к входу счетчика 8 частного, с которого и снимаетс  результат делени . Устройство работает следующим образом . После запуска устройства тактовые импульсы со входа 1 поступают на вход коммутатора 2, с выхода которого, в соответствии с сигналом с выхода первого поразр дного узла сравнени  (если код делител  по первому выходу блока 7 не равен «О), поступают на счетные входы первых разр дов счетчиков 3 и 5. Процесс продолжаетс  до совпадени  кода первого разр да счетчика 5 со значением первого разр да делител  в блоке 7. После чего сигналом первого поразр дного узла 9 сравнени  отключаетс  в коммутаторе 2 канал первого разр да и подключаетс  канал второго разр да счетчиков 3 и 5. Таким образом, устройство работает до совпадени  кодов на входах последнего старщего поразр дного узла 9 сравнени , по сигналу с которого в коммутаторе 2 отключаетс  канал последнего разр да и записываетс  «1 в счетчик 8, а разр ды счетчика 5 устанавливаютс  в исходное нулевое состо ние. На этом один цикл вычитани  операции делени  заканчиваетс . После установки счетчика 5 в исходное состо ние в коммутаторе 2 включен канал первого разр да и начинаетс  второй цикл вычитани  операции делени . Окончание операции делени  определ етс  блоком 4 по моменту перехода через «О числа в счетчике 3 делимого. В процессе операции делени  поразр дные узлы 9 сравнени  подключают в коммутаторе 2 только тот последующий канал. в котором, значение разр да делител  отличаетс  от «О. Так, если первые (младшие) разр ды делител , например два, равны «О, то в исходном состо нии устройства, когда счетчик 5 находитс  в состо нии «О, первыми двум  поразр дными узлами 9 сравнени  блока 6 сравнени  фиксируетс  совпадение и в коммутаторе 2 подключаетс  канал разр да счетчиков 3 и 5. 3 котором нет совпадени , т. е. третий. Точно так же устрЬйство работает и при наличии любого количества «О в других разр дах делител . Таким образом, в коммутаторе 2 подключаетс  канал очередного и только значащего разр да делител , а процесс сравнени  производитс  только в тех разр дах, в которых значение делител  отлично от «О, обеспечива  те.м самым повышение быстродействи  устройства . Дл  выполнени  одного цикла вычитани  в предлагаемом устройстве.необходимо максиму.м 9-к счетных импульсов, гдек - число значащих (отличных от «О) дес тичных разр дов делител , а дл  выполнени  всей операции делени , следовательно, необходимо 9- , где m - значение частного от делени , равное количеству циклов вычитани  всей операции делени  двух чиВ предлагаемом устройстве принципиально возможно производить вычисление в произвольной системе счислени , а не об зательно в дес тичной, что зависит от конструкции примен емых блоков. Формула изобретени  Устройство дл  делени , содержащее счетчик делимого, счетчик частного, блок задани  делител , блок фиксации окончани  делени , буферный счетчик, блок сравнени  и коммутатор, причем вход коммутатора соединен с тактовым входом устройства, а выходы соединены с соответствующими поразар дными входами буферного счетчика и счетчика делимого, выход которого соединен со входом блока фиксации окончани  делени , блок сравнени , состо щий из поразр дных узлов сравнени , первые входы которых соединены с соответствующими поразр дными выходами буферного счетчика, выход каждого поразр дного узла сравнени  соединен с управл ющим входом последующего поразр дного узла сравнени , отличающеес  тем, что, с целью повыщени  точности и быстродействи , вторые входы поразр днь1х узлов сравнени  соединены с соответствующими поразр дными выходами блока задани  делител , выходы поразр дных узлов сравнени  соединены с управл ющими входами коммутатора , выход старщего поразр дного узла сравнени  подключен ко входу счетчика частного и ко входу установки буферного счетчика. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 549808, кл. G 06 F 7/50, 1075.
2. 2. Авторское свидетельство СССР № 512468, кл. G 06 F 7/39, 1974.
3. 3. Авторское свидетельство СССР №547766, кл. G 06 F 7/39, 1975 (прототип).