SU809156A1 - Device for sequential unities extraction from n-bit code - Google Patents
Device for sequential unities extraction from n-bit code Download PDFInfo
- Publication number
- SU809156A1 SU809156A1 SU792766051A SU2766051A SU809156A1 SU 809156 A1 SU809156 A1 SU 809156A1 SU 792766051 A SU792766051 A SU 792766051A SU 2766051 A SU2766051 A SU 2766051A SU 809156 A1 SU809156 A1 SU 809156A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- code
- inputs
- bit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ВЫДЕЛЕНИЯ ЕДИНИЦ ИЗ П.-РАЗРЯДНОГО КОДА(54) DEVICE FOR THE SEQUENTIAL ISOLATION OF UNITS FROM P-DISPLAY CODE
1one
Изобретение относитс к вычислительной технике и может быть использовано в схемах приоритета, в системах аппаратного контрол средств вычислительной техники, в ассоциативных запоминающих устройствах.The invention relates to computing and can be used in priority circuits, in hardware control systems of computer facilities, in associative memory devices.
Известно устройство дл последовательного выделени единиц из заданного п-разр дного двоичного кода, содержащее два последовательно соединенных регистра блока выделени единиц, блок исключени выделени единиц, преобразователь номера выделенной единицы в двоичный код и дещифратор двоичного кода номера разр да выделенной единицы 1.A device is known for sequentially allocating units from a given n-bit binary code, which contains two serially connected registers of a unit allocation unit, a unit selection exclusion unit, a converter of the number of the allocated unit into the binary code, and the binary code of the bit number of the selected unit 1.
Недостатками устройства вл ютс его сложность, обусловленна применением шифратора , дешифратора, а также большое количество информационных св зей, резко возрастающих с увеличением разр дности исходного кода. Сложность устройства обусловливает и его пониженную наде.жность.The drawbacks of the device are its complexity due to the use of an encoder, a decoder, as well as a large number of information links, which increase sharply with increasing source code size. The complexity of the device determines its lowered hope.
Известно устройство дл последовательности выделени единиц из заданного п-разр дного двоичного кода, содержащее основной , вспомогательный и дополнительный регистры , выполненные на триггерах, блок выделени единиц, выполненный в. виде однотипных чеек, кажда из которых состоит из элемента ИЛИ и двух элементов И 2.A device for a sequence of extracting units from a given p-bit binary code is known, which contains the main, auxiliary and additional registers executed on the flip-flops, the unit for allocating units made in. of the same type of cell, each of which consists of an OR element and two AND 2 elements.
Недостатками данного устройства вл ютс сложный режим его использовани , обусловленный тем, что дл выделени каждой единицы необходим повторный цикл обращени к запоминающему устройству, хран щему исходный код, и повторна подача исходного кода дл выделени второй , третьей и т. д. единиц (это одновременно приводит к снижению быстродействи устройст0 ва), отсутствие возможности определени (без дополнительных внешних схем) вл етс ли выделенна единица последней, узкое функциональное назначение устройства и невозможность его использовани в других задачах вычислительной техники кроме вы5 делени единиц из п-разр дного кода.The disadvantages of this device are the complicated mode of its use, due to the fact that to allocate each unit requires a repeated cycle of accessing the storage device storing the source code, and re-submitting the source code to select the second, third, etc. leads to a decrease in device performance), the inability to determine (without additional external circuits) whether the selected unit is the last, the narrow functional purpose of the device and the impossibility of its use olzovani other computing tasks except vy5 dividing units of n-bit code.
Цель изобретени - расширение функциональных возможностей устройства за счет выполнени функций генератора «бегущей единицы, сдвигател и пам ти.The purpose of the invention is to expand the functionality of the device by performing the functions of the generator of the traveling unit, the shifter and the memory.
Поставленна цель достигаетс тем, что в устройстве дл последовательного выделени единиц из п-разр дного кода, содержащем п разр дов, причем каждый разр д устройства содержит основной и вспомогательный триггеры, первый и второй элементы И, элемент ИЛИ, введены четвертый, п тый, шестой, седьмой и восьмой элементы И, причем в каждом разр де первый вход первого элемента И подключен к первой входной шине устройства, первый вход второго элемента И подключен ко второй входной шине устройства, выходы первого и второго элементов И соединены соответственно с первым и вторым входами основного триггера, инверсный выход основного триггера соединен с первым входом третьего элемента И, а пр мой выход - с первым входом четвертого элемента И, второй вход четвертого элемента И подключен к третьей входной, шине устройства, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с первыми входа-, ми п того и шестого элементов И, вторые входы которых подключены соответственно к четвертой и п той входным шинам устройства , выход п того- и шестого элементов И соединены соответственно с первым и вторым входами вспомогательного триггера, пр мой выход которого соединен с первыми входами седьмого и восьмого элементов И, вторые входы которых подключены соответственно кшестой и седьмой входным шинам устройства, выход седьмого элемента И соединен со вторыми входами первого и второго элементов И, выход восьмого элемента И соединен с соответствующим разр дным выходом устройства, второй вход третьего элемента И первого разр да устройства Подключен к первому входу устройства, а второй вход третьего элемента И последующего разр да соединен с выходом третьего элемента И предыдущего разр да, третий вход элемента ИЛИ первого разр да устройства подключен ко второму входу устройства , а третий вход элемента ИЛИ последующего разр да соединены с выходом седьмого элемента И предыдущего разр да , выход седьмого элемента И последнего разр да устройства соединен с первым выходом устройства, второй выход которого соединен с выходом третьего элемента И последнего разр да устройства, первый и второй входы основного триггера каждого разр да соединены соответственно с первым и вторым установочными входами устройства , а первый и второй входы вспомогательного триггера каждого разр да соединены соответственно с третьим и четвертым установочными входами устройства.The goal is achieved by the fact that in the device for sequential selection of units from a n-bit code containing n bits, each bit of the device contains the main and auxiliary triggers, the first and second elements AND, the element OR, the fourth, fifth, the sixth, seventh and eighth elements And, with each discharge the first input of the first element And connected to the first input bus device, the first input of the second element And connected to the second input bus device, the outputs of the first and second elements And connected respectively, the first and second inputs of the main trigger, the inverse output of the main trigger connected to the first input of the third element And, and the direct output to the first input of the fourth element And, the second input of the fourth element And connected to the third input, device bus, the outputs of the third and fourth elements AND are connected respectively to the first and second inputs of the OR element, the output of which is connected to the first inputs of the fifth and sixth elements AND, the second inputs of which are connected respectively to the fourth and fifth input buses y The devices, the output of the fifth and sixth elements And are connected respectively to the first and second inputs of the auxiliary trigger, the direct output of which is connected to the first inputs of the seventh and eighth elements And, the second inputs of which are connected respectively to the sixth and seventh input buses of the device, the output of the seventh element And connected to the second inputs of the first and second elements And, the output of the eighth element And connected to the corresponding discharge output of the device, the second input of the third element And the first discharge of the device n to the first input of the device, and the second input of the third element AND the subsequent bit is connected to the output of the third element AND the previous bit, the third input of the OR element of the first bit of the device is connected to the second input of the device, and the third input of the OR element of the subsequent bit is connected to the output the seventh element And the previous bit, the output of the seventh element And the last bit of the device is connected to the first output of the device, the second output of which is connected to the output of the third element And the last bit of the device, first first and second inputs of each flip-flop main discharge are respectively connected to first and second inputs of the mounting device, and the first and second inputs of the auxiliary flip-flop of each bit are respectively connected to third and fourth inputs of the mounting device.
На чертеже представлена функциональна схема устройства дл последовательного выделени единиц из п-разр дного кода. Устройство содержит первый, второй, третий , четвертый, п тый, шестой, седьмой и восьмой элементы И 1-8, триггеры 9 основного регистра, триггеры 10 вспомогательного регистра, первую, вторую, третью, четвертую , п тую, шестую и седьмую входныеThe drawing shows a functional diagram of an apparatus for sequentially separating units from an n-bit code. The device contains the first, second, third, fourth, fifth, sixth, seventh and eighth elements AND 1-8, triggers 9 of the main register, triggers 10 of the auxiliary register, first, second, third, fourth, fifth, sixth and seventh input
шины 11 -17 устройства, первый и второй входы 18 и 19 устройства, первый и второй выходы 20 и 21 устройства, первый, второй, третий и четвертый установочные входы 2225 устройства, разр дные выходы 26 устройства .device buses 11-17, first and second inputs 18 and 19 of the device, first and second outputs 20 and 21 of the device, first, second, third and fourth installation inputs 2225 of the device, and discharge bits 26 of the device.
Устройство работает следующим образом .The device works as follows.
1. Функци выделени единиц.1. Isolation function.
Первым тактом по информационным шинам 11 и 12 в основной регистр производитс загшсь л-разр дного двоичного При использовании парафазного информационного входа предварительна установка нулевого состо ни основного регистра не производитс , при этом необходимость во входе 23 отсутствует. Одновре.менно с первым тактом записи кода производитс установка вспомогательного регистра в единичное состо ние по щине 24.The first clock on information buses 11 and 12 to the main register is a z-pin binary. When using a paraphase information input, the zero state of the main register is not preset and there is no need for input 23. Simultaneously with the first clock of the code recording, the auxiliary register is set to a single state along the bus 24.
Вторым тактом на щину 15 и вход 18 подаетс сигнал разрешени , который проходит последовательно по цепи всех третьих элементов И до первой единицы в основном регистре, причем выходной сигнал третьих элементов И через элементы ИЛИ и п тые элементы И установит соответствующие триггеры вспомогательного регистра в нулевое состо ние.The second clock is sent to the busbar 15 and the input 18, which is passed through a signal that passes sequentially through the chain of all third elements AND to the first unit in the main register, and the output signal of the third elements AND through the OR elements and fifth elements AND sets the corresponding triggers of the auxiliary register to zero the
Пример. Пусть все устройство имеет размерность одного байта (восемь разр дов) и подаетс код 00010110 (будет читать его 0 слева направо). Одновременно с установкой этого кода в основном регистре, в вспомогательном регистре будет код 11111111. После подачи сигналов на входы 15 и 18 вспомогательного регистра станет 00011111. Третьим тактом с подачей сигнала на шины 12 и 16 на вспомогательном регистре фиксируетс положение первойщ единицы 00010000 и одновременно она «гаситс на основном регистре, т. е. остаетс код 00000110, подготовленный дл выделени последующей 0 единицы.Example. Let the entire device have a dimension of one byte (eight bits) and the code 00010110 is applied (it will read 0 from left to right). Simultaneously with the installation of this code in the main register, the auxiliary register will have the code 11111111. After the signals are fed to the inputs 15 and 18 of the auxiliary register will be 00011111. The third clock cycle with the signal applied to buses 12 and 16 on the auxiliary register is fixed The key is stored on the main register, i.e., the code 00000110 remains, prepared to allocate a subsequent 0 unit.
2. Функци генератора «бегущей единицы .2. The generator function of the running unit.
При заданных разр дах кода последовательно генерируетс сигнал «1 на первом входе, затем на втором и т. д. до п, затем последовательность повтор етс , начина с первого входа и т. д.At given code bits, the signal "1 at the first input, then at the second, and so on until n, then the sequence is repeated, starting from the first input, etc." is generated.
Указанна функци реализуетс предлагаемым устройством, если внещней цепью соединить выход 20 со входом 22. 50 Перед началом работы в рассматриваемом режиме подаетс сигнал установки единичного состо ни в основном регистре-или записываетс код из одних единиц в основной регистр по параллельны.м информационным входам.This function is implemented by the proposed device, if an external circuit connects output 20 to input 22. 50 Before starting operation in this mode, a single state setting signal in the main register is given or the code from one unit is written to the main register via parallel information inputs.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792766051A SU809156A1 (en) | 1979-04-03 | 1979-04-03 | Device for sequential unities extraction from n-bit code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792766051A SU809156A1 (en) | 1979-04-03 | 1979-04-03 | Device for sequential unities extraction from n-bit code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU809156A1 true SU809156A1 (en) | 1981-02-28 |
Family
ID=20827639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792766051A SU809156A1 (en) | 1979-04-03 | 1979-04-03 | Device for sequential unities extraction from n-bit code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU809156A1 (en) |
-
1979
- 1979-04-03 SU SU792766051A patent/SU809156A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4498174A (en) | Parallel cyclic redundancy checking circuit | |
US3296426A (en) | Computing device | |
KR940007649A (en) | Digital signal processor | |
SU809156A1 (en) | Device for sequential unities extraction from n-bit code | |
US3221154A (en) | Computer circuits | |
SU690476A1 (en) | Device for sequential discriminating of "ones" from n-digit binary code | |
JP3052848B2 (en) | Frame synchronization protection circuit | |
US3092807A (en) | Check number generator | |
SU798810A1 (en) | Device for comparing code weights | |
SU1124319A1 (en) | Device for generating all possible combinations,arrangements and permutations | |
SU739528A1 (en) | Device for sequential isolation of zeros from n-bit binary code | |
SU1070555A1 (en) | Device for sequential selecting of ones from binary code | |
SU1499345A1 (en) | Device for extracting unities from positional code | |
US3119094A (en) | Check number generating circuits for information handling apparatus | |
SU987616A1 (en) | Device for serial discriminating unities from n-digit binary code | |
US4141077A (en) | Method for dividing two numbers and device for effecting same | |
SU620976A1 (en) | Arrangement for comparing n binary numbers | |
SU1201855A1 (en) | Device for comparing binary numbers | |
SU805415A1 (en) | Shift register | |
RU2012037C1 (en) | Processor for execution of operations on members from fuzzy sets | |
SU1649533A1 (en) | Numbers sorting device | |
SU983703A1 (en) | Device for comparizon mn-bit binary num bers | |
SU966690A1 (en) | Device for discriminating extremum from nm-digital binary codes | |
SU1156072A1 (en) | Microprocessor control unit | |
SU444190A1 (en) | Apparatus for calculating ordered selection functions |