SU801284A1 - Устройство дл приема информациипО дВуМ пАРАллЕльНыМ КАНАлАМСВ зи - Google Patents
Устройство дл приема информациипО дВуМ пАРАллЕльНыМ КАНАлАМСВ зи Download PDFInfo
- Publication number
- SU801284A1 SU801284A1 SU792739662A SU2739662A SU801284A1 SU 801284 A1 SU801284 A1 SU 801284A1 SU 792739662 A SU792739662 A SU 792739662A SU 2739662 A SU2739662 A SU 2739662A SU 801284 A1 SU801284 A1 SU 801284A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- additional
- error protection
- elements
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Description
Изобретение относитс к технике св зи и может использоватьс в системах передачи данных с решгиощей об ратной св зью. Известно устройство дл приема информации по двум параллельным каналам св зи , содержащее в каждом ка нале св зи блок защиты от ошибок, два элемента И, элемент ИЛИ, причем выход первого блока защиты от ошибо подключен через формирователь стробирующих импульсов к одним входам первого и второго элементов И, дру- сой вход первого из которых соедине с входом первого блока защиты от сЯ11 рок, другой вхсд второго элемента К соединен с входом второго блока з щиты от ошибок, выход первого и вто рого элементов И подключены через последовательно соединенные первый элемент ИЛИ, декодер и дополнительн элемент ИЛИ ко входу блока управлени , выход второго блока защиты от ошибок подключен через .другие вход и выход формировател стробируквдих импульсов к одним входам третьего ичетвертого элементов И , другой вход третьего элемента И соединен с входом первого блока защиты от ошибок , другой вход четвертого элемента И соединен с входом второго блока защиты от ошибок, выход третьего и выход четвертого элементов И подключены ко входам второго элемента ИЛИ l . Однако данное устройство очень сложно, Цель изобретени - упрощение устройства путем исключени другого декодера . Указанна цель достигаетс тем, что в устройство дл приема информации по двум параллельным каналам св зи, содержащее в кгикдом кангше св зи блок защиты от ошибок, два элемента И, элемент ИЛИ, причем выход первого блока защиты от с иибок подключен через формирователь стробирующих импульсов к одним входам первого и второго элементов И, другой вход первого из которых соединен с входом первого блока защиты от ошибок, другой вход второго элемента И соединен с входом второго блока защиты от ошибок , выход первого и второго элементов И подключены через последовательно соединенные первый элемент ИЛИ, декодер и дополнительный элемент ИЛИ ко входу блока упргшлени , вход второго блока защиты от ошибок подключен через другие вход и выход формировател стробируюсцих импульсов к одним входам третьего и четвертого элементов И, другой вход третьего элемента И соединен с входом первого блока защиты от ошибок, другой вход четвертого элемента И соединен с входом второго блока защиты от ошибок, выход третьего и выход четвертого элементов И подключены ко входам второго элемента ИЛИ, введены дополнительный элемент И, первый и второй счетчики импульсов и сумматор по модулю два , при этом дополнительные выходы первого и второго блоков защиты от ошибок подключены через последовательно соединенные дополнительный элемент И и первый счетчик импульсов к дополнительному входу дополнительного элемента ИЛИ, выход первого и второго элементов ИЛИ подключены ко входам сумматора по модулю два, выход которого, через второй счетчик импульсов подключен к другому дополнительному входу дополнительного элемента ИЛИ.
На чертеже пpJЭдcтaвлeнa структурна электрическа схема предлагаемого устройства.
Устройство дл приема информации по двум параллельным каналам св зи содержит в каждом канале 1 и 2 св зи блок 3 защиты от ошибок, первый и второй элементы 4 и 5 И, соответственно , элемент 6 ИЛИ, кроме того, устройство содержит формирователь 7 стробирующих импульсов, декодер 8, дополнительный элемент 9 ИЛИ, первый и второй счетчики импульсов 10 и 11 соответственно, сумматор 12 по модулю два, дополнительный элемент 13 И и блок 14 управлени .
Устройство работает следующим образом.
Принимаемые по двум каналам 1 и 2 кодовые комбинации поступают в соответствующие блоки 3 защиты от ошибок, одновременно принимаемые кодовые комбинации поступают на входы соответствующих элементов 4 и 5 И. На вторые входы элементов 4 и 5 И подаютс стробы с формировател 7 стробирующих импульсов. Формируемые стробы по времени согласованы с прин 1маемыми кодовыми комбинаци ми. Поэтому на формирователь 7 с блока 3 от ошибок, подаютс импульсы , соответствующие началу кодовой ком-. бинации. Элементы 4 и 5 И селектируют часть разр дов кодовых комбинаций , принимаемых по двум каналам.
На выходе элементов 6 ИЛИ формируютс две вспомогательные кодовые последовательности, кажда из которых состоит из части разр дов, принимаемых по одному каналу, и части разр дов, принимаемых по другому каналу. Сформированна в первом канале 1 кодова последовательность
поступает в декодер 8 и на один из входов сумматора 12 по модулю два, на другой вход которого поступает кодова последовательность с выхода элемента б ИЛИ второго канала 2. Во втором счетчике 11 импульсов подсчитываетс число отличающихс символов в кодовых последовательност х, формируемых в первом и втором каналах -1 и 2. Единичный сигнал на выходе второго счетчика 11 импульсов по вл етс в том случае, если число несовпадающих символов в формируемых последовательност х превышает допустимое.
Одновременно в первом счетчике 10 импульсов с помощью дополнительного элемента 13 И подсчитываетс число ненадежных символов, принимаемых на одноименных позици х кодовых последовательностей, формируеь1Ь к в разных каналах. В случае превышени допустимого значени числа символов ненадежно принимаемых ,в обоих канала на выходе первого счетчика 10 по вл етс единичный сигнал. На выходах декодера 8 нулевые сигналы по вл ютс в том случае, если число обнаруживаемых ошибок в декодере 8 не превышает заданное число. При наличии единичного сигнала хот бы на одном из входов дополнительного элемента 9 ИЛИ блок 14 управлени формирует сигнал Переспрос.
При рештизации предлагаемого устройства значительно сокращаетс оборудование при сохранении веро тности обнаружени ошибки.
Claims (1)
- Формула изобретениУстройство дл приема информации по двум параллельным каналам св зи, содержащее в каждом канале св зи блок защиты от ошибок, два элемента И, элемент ИЛИ, причем выход первого блока защиты от ошибок подключен через формирователь стробирующих импулсов к одним входам первого и второго элементов И, другой вход первого из которых соединен с входом первого блока защиты от ошибок, другой вход второго элемента И соединен с входом второго блока защиты от ошибок , выход первого и второго элементов И подключены через последовательно соединенные первый элемент ИЛИ, декодер и дополнительный элемент ИЛИ ко входу блока управлени , выход второго блока защиты от ошибок подключен через другие вход и выход формировател стробирующих импульсов к одним входам-третьего и четвертого элементов И, другой вход третьего элемента И соединен с входом первого блока защиты от ошибок, другой рход четвертого элемента И соединен р входом второго блока защиты от ошибок , Btiixofl третьего и выход четвертого элементов И подключены ко входс1М второго элемента ИЛИ, отличающеес тем, что, с целью упрощени устройства путем исключени другого декодера, в него введены дополнительный элемент И, первый и второй счетчики импульсов и сумматор по модулю два, при этом дополнительные выходы первого и второго блоков защиты от ошибок подключены через последовательно соединенные дополнительный элемент И и первыйсчетчик импульсов к дополнительномувходу дополнительного элемента ИЛИ, выход первого и второго элементов ИЛИ подключены ко входам сумматора f по модулю два, выход которого через второй счетчик импульсов подключен к другому дополнительному входу дополнительного элемента ИЛИ.Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 590856, кл. Н 04 L 1/16, 1978.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792739662A SU801284A1 (ru) | 1979-03-22 | 1979-03-22 | Устройство дл приема информациипО дВуМ пАРАллЕльНыМ КАНАлАМСВ зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792739662A SU801284A1 (ru) | 1979-03-22 | 1979-03-22 | Устройство дл приема информациипО дВуМ пАРАллЕльНыМ КАНАлАМСВ зи |
Publications (1)
Publication Number | Publication Date |
---|---|
SU801284A1 true SU801284A1 (ru) | 1981-01-30 |
Family
ID=20816495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792739662A SU801284A1 (ru) | 1979-03-22 | 1979-03-22 | Устройство дл приема информациипО дВуМ пАРАллЕльНыМ КАНАлАМСВ зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU801284A1 (ru) |
-
1979
- 1979-03-22 SU SU792739662A patent/SU801284A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB2164184A (en) | Train detection system | |
GB1199789A (en) | Improvements in or Relating to Time Division Multiplex Information Transmission Systems | |
GB1468999A (en) | Circuit arrangements for the correction of slip error in data transmission systems using cyclic codes | |
US3796868A (en) | Variable threshold digital correlator | |
GB1528329A (en) | Framing in data bit transmission | |
GB1087860A (en) | Improvements in or relating to pulse transmission apparatus | |
GB1195459A (en) | Data-Collection System | |
SU801284A1 (ru) | Устройство дл приема информациипО дВуМ пАРАллЕльНыМ КАНАлАМСВ зи | |
GB1210846A (en) | Improvements in or relating to data transmission systems | |
US3603739A (en) | Digital transmission system employing identifiable marker streams on pulses to fill all idle channels | |
US3911395A (en) | Code error monitoring system | |
GB1146728A (en) | Improvements in and relating to binary information transmission systems | |
GB1448178A (en) | Error detection and correction in data transmission | |
GB1200680A (en) | Electrical data transmission system | |
SU590856A1 (ru) | Устройство приема информации по двум параллельным каналам св зи | |
SU853643A2 (ru) | Устройство дл приема информации | |
US3234364A (en) | Generator of parity check bits | |
SU657635A2 (ru) | Устройство дл приема информации по двум параллельным каналам св зи в системе передачи данных с решаюшей обратной св зью | |
SU944143A2 (ru) | Устройство дл передачи телеграмм | |
ES413234A1 (es) | Un metodo de comprobacion de los caminos principales en unared de una central de telecomunicacion. | |
SU886282A2 (ru) | Устройство приема информации по двум параллельным каналам св зи | |
SU1069158A1 (ru) | Шифратор-дешифратор позиционного @ -импульсного кода | |
SU839803A1 (ru) | Устройство дл автоматического задани МАНЕВРОВыХ МАРшРуТОВ | |
GB1508915A (en) | Error detection in digital transmission systems | |
SU1305747A1 (ru) | Устройство приема информации с временным разделением каналов |