SU798998A1 - Ячейка пам ти дл буферного запо-МиНАющЕгО уСТРОйСТВА - Google Patents

Description

Изобретение относитс  к автоматике и предназначено дл  накоплени  информационных сигналов в пор дке их поступлени . Известно устройство, содержащее группы последовательно соединенных запоминающих  чеек и соответствующие каждой такой группе управл ющие  чейки . 1 . Недостатком данного устройства  вл етс  последовательное прохождение информационного сигнала через группы запоминающих  чеек в соответствующую запоминающую  чейку,что снижает быстродействие такого устройства Известно буферное запоминающее устройство, содержащее группу последовательно соединенных каскадов, в каждый из которых входит запоминающа   чейка и управл юща -  чейка 2. Недостатком такого ycTpoftcjBa  вл етс  низкое быстродействие.вследст вие передачи информгщии в соответств ющую запоминающую  чейку через предшествующие  чейки,а также низка  на дежность из-за возможной потери инфо мации при переносе ее в соответствую щую запоминёиощую  чейку вследствие независимой работы запоминающих и уп равл ющих- чеек. Наиболее близким по технической сущности к предлагаемому  вл етс  буферное запоминающее устройство, содержгицее управл югдае и запоминающие  чейки, состо щие  з четырех Т1 ехвходовых элементов И-НЕ, а управл юща   чейка состоит из элемента 3 аи-ИЛИ, первый иВТОР.ОЙ входы первой группы входов которого соединены с соответствующими элементами И-НЕ запоминающей  чейки этого каскада, третий вход первой группы входов соединен с соответствующей входной шиной , а выход элемента 3-2И-2ИЛИ соединен с первым входом второй группы входов этого элемента, со входом подготовки и вторым входом второй группы входов элемента 3-2И-2ИЛИ предыдущего каскада, а вход установки последнего каскада  вл етс  входом установки всего устройства 3. Недостатком данного устройства  вл етс  его сложность, выражающа с  в значительных затратах элементов и большом количестве св зей между ними. Цель изобретени  - упрощение  чейки пам ти дл  буферного запоминающего устройства (БЗУ). Поставленна  цель достигаетс  тем, что в  чейке пам ти дл  буферного заоминающего устройства, содержащей йа запоминающих элемента, выполнениме на ЗК-триггерах, элемент управлени  выполненный на.элементе И-НЕ, две информационные шины, шину сброса и шину формировани  О, в ней К-входы ЗК-триггеров подсоединены к шине формировани -О., нулевой выход первого ЗК-триггера соединен с ОДНИМ из входов элемента И-НЕ и О-входом второго ЗК-триггера, С-входа Q ДК-триггеров соединены соответственно с информационными шинами, R-вхрды ОК-триггеров подключены к шине сброса, другой вход элемента И-НЕ подсоединен к нулевому выходу второго ЗК-триггера и U-входу первого ЗК- 5 триггера, выход элемента И-НЕ соединен с выходом  чейки пам ти.

На чертеже изображена функциональна  схема предлагаемой  чейки пам ти

Устройство соедржит первый и в то- 20 рой ЗК-триггеры 1 и 2, элемент И-НЕ 3, информационные шины 4 и 5, шину сброса б, шину О 7 и шину 8 сигнала переполнени .На чертеже представлен один из вариантов буферного ЗУ, 25 выполненный на предлагаемой  чейке пам ти.

.Устройство работает следующим образом .

В исходном состо нии триггеры 1 30 и 2 обнулены. На шине 7 присутствует сигнал , ПК-триггеры 1 и 2 первой  чейки готовы дл  приема информации по информационным шинам 4, 5, на которых присутствует, сигнал О,

DK-триггеры 1 и 2 последующих  чеек закрыты сигналом О, поступающим с элементов И-НЕ 3 предыдущих  чеек, на два входа которых поступают сигналы 1 с инверсных выходов двух дл ЗК-триггеров 1 Н 2 каждой  чейки пам ти.

При поступлении первого импул |Спо информационной

ного сигнала

шине 4 или 5 срабатывает соответству лш1Ий ЗК-триггер 1 первой  чейки па- 5 .м ти и своим.сигналом с инверсного выхода на 3-вход запрещает работу другого ЗК-триггера 2 этой же  чейки пам ти, а через элемент И-НЕ 3 сигналом , с его выхода на обнул ю- 50 щие вхоцы разрешает работу ПК-триггера 1 следующей  чейки пам ти. Поступление следующих импульсных сигналов на сработанный DK-триггер 1 не измен ет сбсто ни , так как К-вход каждого ЗК-триггера 1 подключен к шине б. В дальнейшем устройство работает аналогичным образом. При поступлении информации в последнюю  чейку пам ти с выхода ее злемента И-НЕ 3 снимаетс  сигнал о переполнении устройства.

Таким образом, предлагаема   чейка пам ти дл  буферного запоминающего устройства, запоминающие элементы которой выполнены на UK-триггерах типа 134ТВ14 с необходимыми св з ми, а элемент управлени  - на простом элементе И-НЕ, по сравнению с прототипом , проще и требует микросхем на 50% меньше, а св зей - на 40%.

Claims (3)

1. Патент США 3588847, кл. G 11 С 7/00, опублик. 1971.

/2. Патент Великобритании 129303 кл. G 11 С 9/рО, опублик. 1972.

3. Авторское свидетельство СССР по за вке № 2640143, кл. G 11 С 9/00 10.07.79 (прототип).