SU790349A1 - Frequency divider with odd division coefficient - Google Patents

Description

1one

Изобретение относитс  к импульсной технике и может быть использовано в устройствах обработки цифровой информации в измерительных приборах и вычислительных устройствах. 5The invention relates to a pulse technique and can be used in digital information processing devices in measuring devices and computing devices. five

Известен делитель частоты с нечетным коэффициентом делени , содержащий последовательно соединенные триггеры,.тактовые входы которых соединены с входом делител  и выходы 10 последнего и предпоследнего триггеров соединены с входами элемента ИЛИ-НЕ, выход которого соединен с информационным входом первого триггераA known odd-dividing frequency divider containing triggers connected in series, the contact inputs of which are connected to the input of the divider and the outputs 10 of the last and second to last trigger are connected to the inputs of the element OR NOT, the output of which is connected to the information input of the first trigger

11. 1511. 15

Известен делитель частоты с нечетным коэффициентом делени , со держащий D-триггеры, инвертор и элемент И-НЕ, выход которого соединен с D входом первого D-триггера, D вход 20 каждого из D-триггеров,кроме первого , соединен с пр мым выходом предыдущего D-триггера, а тактовый вход каждого из D-триггеров, кроме последнего , соединен с входом делител  25 частоты с нечетным коэффициентом делени , который соединен с входом инвертора 2.A known odd-dividing frequency divider containing D-flip-flops, an inverter and an NAND element whose output is connected to the D input of the first D-flip-flop, D input 20 of each of the D-flip-flops, except the first, is connected to the forward output of the previous one D-flip-flop, and the clock input of each of the D-flip-flops, except the last, is connected to the input of frequency divider 25 with an odd division factor, which is connected to the input of inverter 2.

Недостатком известных делителей, частоты с нечетным коэффициентом ЗОThe disadvantage of the known dividers, the frequency with an odd coefficient of AOR

делени   вл етс  относительно низкое быстродействие.fission is relatively slow.

Цель,изобретени  - повышение быстродействи  .The goal of the invention is to increase speed.

Поставленна  цель достигаетс  тем, что в делителе частоты с нечетным коэффициентом делени , содержащем D-триггеры, инвертор и элемент И-НЕ, выход которого соединен с D входом первого D-триггера, D- вход каждого из D-триггеров, кроме первого , соединен с пр мым выходом предыдущего D-триггера, а тактовый вход каждого из D-триггеров, кроме последнего, соединен с входом де.цител  частоты с нечетным коэффициентом делени , которыТ соединен с входом инвертора, вход делител  с нечетным коэффициентом делени  соединен с тактовым входом последнего D-триггера, пр мой выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом инвертора, а выход элемента И-НЕ соединен с входом сброса первого D-триггера.The goal is achieved by the fact that in the frequency divider with an odd division factor containing D-flip-flops, an inverter and an AND-NOT element whose output is connected to the D input of the first D-flip-flop, the D-input of each of the D-flip-flops, except the first, with the direct output of the previous D-flip-flop, and the clock input of each of the D-flip-flops, except the last one, is connected to the input of a frequency circuit with an odd division factor, which is connected to the input of the inverter, the divider input with an odd division factor is connected to the clock input of the last D-three ger, a direct output of which is connected to a first input of AND-NO element, a second input coupled to an output of the inverter, and an output of AND-NO element is connected to the reset input of the first D-flip-flop.

На чертеже приведена структурна  схема предлагаемого делител .The drawing shows the structural scheme of the proposed divider.

Делитель частоты с нечетным коэффициентом делени  содержит Dтриггеры 1,2 и 3 инвертора 4 и элемент И-ПБ 5, выход которого соединен с П входом первого D-триггера 1. Вход каждого из D-триггеров, кроме первого, соединен с пр мым выходом предыдущего D-триггера, а тактовый вход каждого из D-триггеров, кроме последнего, соединен с входом б делител  частоты с нечетным коэффициентом делени , который.соединен с входом инвертора 4, вход б делител  с нечетным коэффициентом делени  соединен с тактовьлм входом последнего D-трйггера 3, пр мой,выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с внходом инвертора 4, а выход элемента И-НЕ 5 соединен с входом сброса первого О-трилргера.A frequency divider with an odd division factor contains D triggers 1,2 and 3 of inverter 4 and an I-PB element 5 whose output is connected to the P input of the first D-flip-flop 1. The input of each of the D-flip-flops, except the first, is connected to the forward output of the previous one D-flip-flop, and the clock input of each of the D-flip-flops, except the last one, is connected to the input b of a frequency divider with an odd division factor that is connected to the input of inverter 4, the input b of the divider with an odd division factor is connected to the clock input of the last D-trigger 3, my, whose output oedinen the first input of AND-NO element, a second input coupled to vnhodom inverter 4, and an output of AND-NO element 5 is connected to the reset input of the first O-trilrgera.

Делитель частоты с нечетным коэффициентом делени  работает следующим образом.A frequency divider with an odd division factor works as follows.

Дл  простоты изложени  приеме, что в исходном состо нии делитель частоты находитс  в нулевом состо нии . На его входе 6 и выходе 7, а также на выходах О-триггер6в 2 и 3 - низкие уровни напр жени , на выходе инвертора .4 и выходе элемента И-НЕ 5 - в высокий уровень напр жени . На D входах триггеров 2 и 3 - низкие уровни напр жени , поступаю&ще соответственно с пр мых выходов D-триггеров 1 и-2. На D входе Dтриггера 1 - высокий уровень напр жени .For simplicity, it is assumed that in the initial state the frequency divider is in the zero state. At its input 6 and output 7, as well as at the outputs O-flip-flop 6v 2 and 3, low voltage levels, at the output of the inverter .4 and the output of the AND-HE element 5, to a high voltage level. The D inputs of triggers 2 and 3 are low voltage levels, fed in & respectively from the direct outputs of D-flip-flops 1 and -2. At the D input of the Dtrigger 1 - a high voltage level.

При поступлении на вход 6 импульса входной частоты включаетс  D-тригер 1, а на его пр мом выходе - выходе 7 устройства - устанавливаетс  высокий уровень напр жейи , который поступает на D вход D-триггера 2 .When the input frequency impulse arrives at the input 6, the D-trigger 1 is turned on, and at its direct output — the device output 7 — a high voltage level is set, which is fed to the D input of the D-trigger 2.

С приходом на вход 6 следующего, импульса входной частоты включаетс  О-триггер 2 и высокий уровень напр жени  с его пр мого выхода поступае на D вход D-триггера 3.When the next input pulse arrives at input 6, the O-flip-flop 2 turns on and a high voltage level from its direct output goes to the D input of the D-flip-flop 3.

С .приходом следун)вдего импульса включаетс  О-триггер З.и с его пр мого выхода ВЫСОКИЙ уровень напр жени  поступает на первый вход элемента И-НЕ. 5.With the arrival of the next), the pulse is switched on by the O-trigger Z. and from its direct output the HIGH voltage level is fed to the first input of the NAND element. five.

Когда на входе 6 делител  устаналиваетс  ни-экий уровень напр жени и, следовательно, на выходеинвертора 4 - высокий уровень напр жени , на выходе элемента И-НЕ 5 по вл етс низкий уровень напр жени ,, который, поступа  на вход сброса О-триггера 1,выключает последний. На выходе 7, делител  по вл етс  низкий уровень напр жени . Это напр жение поступаеWhen the voltage level at the input 6 of the divider is set and, therefore, the output of the inverter 4 is a high voltage level, a low voltage level appears at the output of the AND-HE element 5, which enters the O-trigger reset input 1, turns off the last one. At output 7, a divider appears at a low voltage level. This voltage is applied

на D вход D-триггера 2.С приходом на вход б следующего импульса выключаетс  D-триггер 2, С приходом следующего импульса выключаетс  D-триггер 3. Низкий уровень напр жени  посту . пает на вход элемента И-НЕ 5 и устанавливает на его выходе высокий уровень напр жени , который  вл етс  разрешающим сигналом дл  D-триггера 1.to the D input of the D-flip-flop 2. With the arrival of the next pulse at the input b, the D-flip-flop 2 is turned off. With the arrival of the next impulse, the D-flip-flop 3 is turned off. The post voltage level is low. Puts the input element AND-HE 5 and sets a high voltage level at its output, which is the enable signal for D-flip-flop 1.

С приходом следующего входного импульса б-триггер. 1 снова включаетс , т.е. цикл делени  повтор етс . Таким образом, делитель частоты с нечетным коэффициентом делени  синхронно формирует на выходе 6 f импульсы, длительность которыхWith the arrival of the next input pulse b-trigger. 1 is turned on again, i.e. the division cycle is repeated. Thus, a frequency divider with an odd division factor synchronously generates at output 6 f pulses, the duration of which

г -т iill-,r-iill-,

выи ВХ 2.vy 2

где п - число, триггеров в делителе;where n is the number of triggers in the divider;

0 Tg - период следовани  входных импульсов.0 Tg - the period of the following input pulses.

Период следовани  выходных импульсовThe period of the output pulses

вь х-Гв С - 5 с выходов остальных триггеров, кроме первого, формируютс  импульсы длительностьчз-Сщ,, ( и-1) ТЕХ vb x-Gv S - 5 from the outputs of the rest of the triggers, except for the first one, pulses of duration hc-sf ,, (i-1) TEX are formed

и периодом вы% ъ7(,and the period you% 77 (,

Claims (2)

1.Патент Франции W 2082620, кл. Н -03 К 23/00, 1970.1. The patent of France W 2082620, cl. H-03 K 23/00, 1970. 2.Патент ClflA 3943379, кл. 307-225 R, 1974 (прототип).2. Patent ClflA 3943379, cl. 307-225 R, 1974 (prototype).