Claims (2)
Цель достигаетс тем,что в устрой20 ство введены блок дифференцировани и реверсивный счетчик, причем первый вход блока дифференцировани подключен к . входной шине частотомера, второй вход подключен к выходу генератора опорной частоты, третий ;вход подключен к выходам разр дов суммирующего счетчика управл емого делител , первый выход блока дифференцировани подключен к управл ющему входу элемента запрета, второй выход подключен к-счетному входу реверсивного счетчика, знаковые управл кхцие входы которого подключены к третьему выходу блока дифференцировани , вход рбк лени реверсивного счетчика подКлючен к выходу элемента запрета, а Ьходы разр дов реверсивного счетчика подключены к выходам группы вентиле переноса кода результата, : При этом блок дифференцировани состоит из трех управл емых делите лей частоты, каждый из которых (включает вычитающий счетчик и реги ( пам ти, соединенные через группу (вентилей переноса кода, трех групп (вентилей переноса кода, распределит л импульсов, элемента вычитани им ( пульсов и узла управлени , вход (которого подключен к первому входу (блока дифференцировани , счетные вх ды первого и второго управл емых Делителей блока подключены ко второму входу блока,управл ющие входы управл емых делителей через соответ ствующие группы вентилей подключены К третьему входу блока, выходы перво го и второго управл емых делителей подключены ко входам распределител импульсов, выходы которого подключе ко входам элемента вычитани импуль сов, импульсный выход которого подключен к счетному входу третьего управл емого делител частоты, выход которого подключен ко второму выход ( блока дифференцировани , знаковые выходы элемента вычитани импульсов подключены к третьему выходу блока, первый выход узла управлени подклю чен к первому выходу устройства, второй, третий и четвертый выходы подключены ко входам обнулени регистров пам ти управл емых делителей , п тый, шестой и седьмой выходы подключены к объединенным управл емым входам соответствующих групп вентилей переноса кода, а восьмой выход узла управлени подключен к управл ющему входу распределител импульсов. Функциональна схема цифрового частотомера показана на чертеже. Частотомер содержит генератор 1 опорной частоты, подключенный к управл емому двоичному делителю 2 частоты, состо щему из суммирующего счетчика 3, подключенного к вычитаю щему счетчику 4 импульсов через Вентили 5, неуправл емый делитель 6 частоты, подключенный входом к Генератору 1, а выходом через элемент 7 задержки ко входу обнулени счетчика 8 ыходных импульсов управл емого делител 2 и непосредственйо к суммирующему счетчику 3 и к эле , менту 9 запрета, выход которого йодключен ко входу обнулени сумми| ующего счетчика 3 и через элемент id задержки к объединенным управл ющим входам вентилей 11 переноса кода результата измерени , соединенных со счетчиком 8, блок дифференцировани , состо ыий из трех управл емых делителей 12 - 14 частоты, каждый из которых образован из вычитающего счетчика 15, подключенного к регистру 16 пам ти через группу вентилей 17 переноса кода, распределител 18 импульсов , два входа которого соединены с выходами вычитающих счетчиков 15 делители 12 и 13, а выход - с элементом 19 вычитани , соединенным с делителем 14 узла 20 управлени и трех групп вентилей 21-23 переноса кода, реверсивный счетчик 24, счетный вход которого подключен к выходу блока дифференцировани , вход обнулени подключен к выходу элемента 9 запрета , а ВХОДЫ- разр дов соединены с группой вентилей 11 переноса кода результата. Группы вентилей 21 - 23 переноса кода соедин ют выход суммирующего счетчика 3 со входами регистров 16 пам ти управл емых делителей 12-14. Выход генератора 1 подключен ко входам вычитающих счетчиков 15 делителей 12 и 13. Выходы узла 20 управлени соединены с управл ющими входами элемента 9 запрета, вентил ми 21-23 переноса кода, входами обнулени регистров 16 пам ти управл емых делителей 12-14, а вход узла 20 управлени соединен с входной шиной частотомера. Устройство работает следующим образом. С приходом первого импульса t -ого такта измерени частоты (t) в узле управлени 20 формируетс сигнал, снимающий запрет с элемента 9 запрета. Импульсом с делител 6 элементы устройства устанавливаютс в исходное состо ние. При этом суммирующий счетчик 3 через элемент 9 запрета устанавливаетс в О, код из реверсивного счетчика 24 переписываетс во внешний регистр пам ти (на чертеже не показан), реверсивный счетчик 24 устанавливаетс в О и в него через врем , определ емое элементом 10 задержки переписываетс через вентили 11 код из счетчика 8. Элемент 9 запрета закрываетс сигналом от узла 20 управлени . По второму импульсу измер емой частоты в узле 20 управлени вырабатываютс сигналы управлени , производ щие установку в О регистров 16 пам ти в делителе 14 и в одном из делителей 12 или 13 в зависимости от того, в какой из них был записан код в предыдущем такте. Затем производитс запиаь кода из счетчика 3 через вентили 23 и 21 или 22 в регистры 16 пам ти соответствующих делителей 14 и 12 или 13. В зависимости от того, какой из делителей 12 или . 13 работает в режиме пам ти от npefl -дущего такта, узел 20 управлени устанавливает распределитель 18 в соответствующее положение, мен ме тами выходы с каждым последующим тактом. Последовательность импульсов с частотой о подаетс с генератора 1 на делители 2, б, 12, 13, Частота импульсов на выходе делител б равн Р io i где К - коэффициент делени не равл емого делител б, С приходом каждого импульса с выхода делител 6 счетчик 8 через элемент 7 задержки, сбрасываетс Текущее деление кода в счетчике 3 определ етс выражением По сигналу с выхода счетчика 4 обратный код из счетчика 3 перепис ваетс в счетчик 4, который работа в режик1е делител частоты с переменным коэффициентомделени , вводимым из счетчика 3. Частота на вы ходе счетчика 4 равна г л ГТ Так как в счетчике 8 суммируютс импульсы с частотой 2 в промежутке времени, определ емом моментами сброса, то за врем Т в нем сформи руетс код, соответствующих момент времени Т и определ емый выражение j, r, ,)J 2d lcJt , (4) лЛ где i - текущее врем , С приходом второго импульса L такта измерени входной частоты, соответствующего времени 1 , с мо мента начала преобразовани пройде врем T(,), За это врем в счетч 8 будет сформирован код ) (5 Этот код по сигналу от узла 20 уп равлени через вентили 11 перепишетс в предварительно очищенный реверсивный счетчик 24, и устройст подготоЕитс к следующему такту измерени . За врем Т (, ) , равное период измер емой частоты в С -ом такте измерени , в счетчике 3 образуетс пропорциональный ему код T.it rif xKi) (б) Этот код через вентили 21-23 по с;:гналам управлени переноситс В предварительно очищенные регистры пг1м ти делител 14 и в один из делителей 12 или 13, Последовательностью работы делителей 12 и 13 управл ет узел 20 так, чтобы код мен лс в одном из них, оставл неизменным код предыдущего (г- 1)-ого такта в другом. Таким образом, коэффициент делени в делител х 12 и 13 мен етс поочередно через такт. Коэффициент делени в делителе 14 мен етс каждый такт. Благодар такому управлению на выходе делителей 12 и 13 формируютс последовательности импульсов, пропорциональные входной частоте и сдвинутые друг относительно друга на период Т (tu) . Так, моменту времени tt - концу -ого такта будет соответствовать частота на выходе одного из делитеей 12 или 13, равна Px(t);r- - zrTr;-- ixlt.) (71 .) a моменту времени bt-r- началу г -ого такта будет соответствовать частота на выходе другого делител p.,)..lt.j xl- -J Импульсные последовательности с этими частотами поступают на входы элемента 19 вычитани частоты через распределитель 18, который по сигналу управлени с каждым тактом мен ет свои выхода, в результате чего всегда на одном и том же его выходе имеетс отстающий по времени сигнал. Это необходимо дл определени знака рассогласовани: сравниваемых в элементе 19 частот, сигнал от которого sign fy (i,) поступает на управл ющие, входь реверсивного счетчика 24, устанавлива его в режим сложение либо вычитание, На выходе элемента 19 образуетс последовательность импульсов, равна рассогласованию сравниваемкх частот РХ (t). Как известно, при вычитании из исходного сигнала (bl ) защержанного сигнала Рц (tl-Tt), получаетс величина, пропорциональна первой производной входного сигнала и времени задержки APxN - ,+ 1 dPxK) г dPxItO dPxUH, di,(: t . где T - сумма отброа-енных членоВ р да Тейлора, представл юща собОй методическую ошибку Дл линейнс измен ющихс сигналов и на малом в|)емекном промежутке эта величина п иближаетс к нулю. Таким образом, нА выходе элемента 19 образуетс пфследовательность импульсов, ча-сфота которой пропорциональна первой производной и периоду измер емой частоты в д, -ом такте измерени . Дф получени частоты, пропорциональ нфй первой производной измер емого сигнала и не завис щей от переменногф значени периода согласованной пф коэффициенту пропорциональности с i кодом измер емой частоты в счетчикф 8, сигнал с элемента 19 дел т выделителе 14 с коэффициентом, пропорциональным периоду входной частоты в -ь -ом такте и получаемым в-счетчике 3. На выходе делител 14 образуетс частота f (4. (10) Импульсы этой частоты поступают на счетный вход реверсивного счетчика 24 и в зависимости от знака щэоизводной суммируютс или вычитаю с из внесенного в него кода N(t,. ) На выходе реверсивного счетчика 24 в течение ( + 1)-ого такта измерени непрерывно мен етс код, соответствующий мгновенному значению измер емой частоты в интервале TJ; ТхИ,,, ,г1 P,ltjdt j-f,(t,rч .(..} , di ,H,UAixltO t dt Таким образом,в данном устройстве путем интегрировани на временно Оромежутке текущего такта измерени частоты, пропорциональной первой Производной измер емого сигнала, вв дитс коррекци в результат по скорости измерени измер емого сигнала Этим самым экстраполируетс изменение измер емой частоты в текущем .ранте .измерени по скорости изменени сигнала в предыдущем такте изме рени . Благодар этому увеличиваетс быстродействие устройства и уменьша етс динамическа ошибка измерени . Формула изобретени 1. Цифровой частотомер, содержащ генератор опорной частоты, св занны О входами управл емого делител чайтоты и неуправл емого делител частоты, выход которого подключен к входу сум « ирующего счетчика импульс управл емого делител , через первый элемент задержки - ко входу обнулени счетчика выходных импульсов управл емого делител и непосредственно - ко входу элемента запрета, выход которого подключен ко входу обнулени суммирующего счетчика управл емого делител , и через второй элемент задержки - к объединенным управл ющим входам группы вентилей переноса кода результата измерени , отличающийс тем, что, с целью повышени быстродействи и уменьшени динамической ошибки измерени , в него дополнительно введены блок дифференцировани и реверсивный счетчик, причем первый вход блока дифференцировани подключен к входной шине частотомера, -второй вход подключен к выходу генератора опорной частоты, третий вход подключен к выходам разр дов суммирующего счетчика управл емого делител , первый выход блока дифференцировани подключен к управл ющему входу элемента запрета, второй выход подключен к счетному входу реверсивного счетчика, знаковые , управл ющие входы которого подключены к третьему выходу блока дифференцировани , вход обнулени реверсивного счетчика подключен к выходу элемента запрета, а входы разр дов реверсивного счетчика подключены к выходам группы вентилей переноса кода результата, 2, Частотомер по п. 1, о i л ичающийс тем, что блок дифференцировани состоит из трех управл емых делителей частоты, каждый из которых включает вычитающий счетчик и регистр пам ти, соединенные через группу вентилей переноса кода, трех групп вентилей переноса кода, распределител импульсовр элемента вычитани импульсов и узла управлени , вход которого подключен к первому входу блока дифференцировани , счетные входы первого и второго управл емых делителей блока подключены ко второму входу блока, управл ющие входы управл емых делителей через соответствующие группы вентилей подключены к третьему входу блока, выходы первого и второго управл емых делителей блока подключены ко входам распределител импульсов, выходы которого подключены ко входам элемента вычитани импульсов, выход которого подключен к счетному входу третьего управл емого делител частоты, выход которого подключен к второму выходу блока дифференцировани , знаковые выходы элемента вычитани импульсов подключены к третьему выходу блока, первый выход узла управлени подключен к первому выходу частотомера, второй, третий и четвертый Ч&ыходы подключены ко входам обнулени регистров пам тиThe goal is achieved by introducing a differentiation unit and a reversible counter into the device, the first input of the differentiation unit being connected to. frequency meter bus, the second input is connected to the output of the reference frequency generator, the third; the input is connected to the bits of the counters of the controlled divider, the first output of the differentiation unit is connected to the control input of the prohibition element, the second output is connected to the counting input of the reversible counter, the sign the control inputs are connected to the third output of the differentiation unit, the input of the reversible counter is connected to the output of the prohibition element, and the inputs of the reversible counter are connected to the outputs of the group of the transfer code of the result code,: In this case, the differentiation unit consists of three controlled frequency dividers, each of which (includes a subtracting counter and reg (memory connected via a group (code transfer valves, three groups (code transfer valves, will distribute pulses, a subtracting element (pulses and a control node, an input (of which is connected to the first input (differentiation unit, counting inputs of the first and second controlled block Dividers) are connected to the second input of the block, the control inputs of The splitters are connected to the third input of the block through the appropriate valve groups, the outputs of the first and second controlled dividers are connected to the inputs of the pulse distributor, the outputs of which are connected to the inputs of the pulse subtracting element, the pulse output of which is connected to the counting input of the third controlled frequency splitter the output of which is connected to the second output (differentiation unit, the sign outputs of the pulse subtraction element are connected to the third output of the block, the first output of the control unit is connected to n The first output of the device, the second, third and fourth outputs are connected to the zeroing inputs of the memory registers of the controlled dividers, the fifth, sixth and seventh outputs are connected to the combined control inputs of the respective code transfer valve groups, and the eighth output of the control node is connected to the control input pulse distributor. The functional diagram of the digital frequency meter is shown in the drawing. The frequency meter contains 1 reference frequency generator connected to a controlled binary 2 frequency divider, consisting of summing counter 3, connected to a subtractive counter of 4 pulses via Gates 5, an uncontrolled frequency divider 6 connected by input to Generator 1, and output through an element 7 delays to the zeroing input of the counter 8 output pulses of the controlled divider 2 and directly to the summing counter 3 and to the ale, prohibition element 9, the output of which is connected to the zeroing input | meter 3 and through the delay id to the combined control inputs of the gates 11 transfer the measurement result code, connected to the counter 8, differentiation unit, consisting of three controlled dividers 12-14 frequencies, each of which is formed from the subtracting counter 15, connected register 16 memory through a group of valves 17 transfer code, the distributor 18 pulses, two inputs of which are connected to the outputs of the subtractive counters 15 dividers 12 and 13, and the output - with the element 19 subtraction connected to the divider 14 of node 20 There are three groups of valves 21-23 for code transfer, a reversible counter 24, the counting input of which is connected to the output of the differentiation unit, the zero input is connected to the output of prohibition element 9, and the INPUT bits are connected to the group of transfer code transfer 11. The valve code groups 21–23 connect the output of the summing counter 3 to the inputs of the registers 16 of the memory of the controlled dividers 12–14. The output of generator 1 is connected to the inputs of subtractive counters 15 dividers 12 and 13. The outputs of control unit 20 are connected to control inputs of prohibition element 9, code transfer valves 21-23, zero reset inputs of memory registers 16-14 of controlled dividers 12-14, and input control unit 20 is connected to the frequency meter input line. The device works as follows. With the arrival of the first pulse of the t-th frequency measurement cycle (t), the control node 20 generates a signal that removes the ban from the prohibition element 9. The impulse from the divider 6 elements of the device are set to the initial state. In this case, the summing counter 3 is set to O by the prohibition element 9, the code from the reversible counter 24 is copied to an external memory register (not shown), the reversible counter 24 is set to O and to it through time defined by the delay element 10 is rewritten gates 11 code from counter 8. Prohibition element 9 is closed by a signal from control unit 20. The second pulse of the measured frequency in control unit 20 generates control signals that install in memory register registers 16 in divider 14 and in one of dividers 12 or 13, depending on which of them contains the code in the previous clock cycle. Then the code from counter 3 is recorded through gates 23 and 21 or 22 into memory registers 16 of the respective dividers 14 and 12 or 13. Depending on which of the dividers 12 or. 13 operates in the memory mode of the npefl-stroke cycle, the control unit 20 sets the valve 18 to the appropriate position, changing the outputs with each subsequent cycle. The pulse sequence with frequency o is fed from generator 1 to dividers 2, b, 12, 13, the frequency of the pulses at the output of the divider b is equal to P io i where K is the division factor of the unequal divider b, With the arrival of each pulse from the output of the divider 6, the counter 8 through the delay element 7, the current code division in counter 3 is reset. By the signal from the output of counter 4, the return code from counter 3 is copied to counter 4, which is working in variable frequency divider entered from counter 3. during counter 4 is equal to g l GT. Since counter 8 accumulates pulses with a frequency of 2 in the time interval determined by the reset points, during time T a code is formed in it, corresponding to time T and the expression j, r,, J 2d lcJt, (4) lL where i is the current time, With the arrival of the second pulse L of the measurement clock of the input frequency corresponding to time 1, from the time of the conversion, the time T (,) is passed. During this time, a code will be generated in 8) 5 This code, by a signal from the control unit 20, through gates 11 will be overwritten in the previously cleared A new reversible counter 24, and the device prepares the next measurement cycle. During the time T (,), equal to the period of the measured frequency in the C-th measurement cycle, counter 3 generates a proportional code T.it rif xKi) (b) This code is transferred through valves 21–23 along with; the previously cleared registers of the divider 14 and in one of the dividers 12 or 13, the sequence of operation of the dividers 12 and 13 controls the node 20 so that the code changes in one of them, leaving unchanged the code of the previous (d-1) st cycle a friend. Thus, the division ratio in dividers 12 and 13 changes alternately through a beat. The division factor in divider 14 varies every tick. Due to such control, at the output of dividers 12 and 13, pulse sequences are formed that are proportional to the input frequency and shifted relative to each other by a period T (tu). So, the time tt - the end of the clock cycle will correspond to the frequency at the output of one of the dividers 12 or 13, is Px (t); r- - zrTr; - ixlt.) (71.) A time bt-r- to the beginning the th step will correspond to the frequency at the output of another divider p.,) .. lt.j xl- -J The pulse sequences with these frequencies are fed to the inputs of the frequency subtraction element 19 through the distributor 18, which, by the control signal, changes with each beat output, with the result that there is always a lagging signal on the same output. This is necessary to determine the mismatch sign: the frequencies compared in element 19, the signal from which sign fy (i) goes to the control, the input of the reversible counter 24, sets it to addition or subtraction mode. At the output of element 19, a sequence of pulses is formed, equal to the error comparable frequencies PX (t). As you know, when subtracting from the original signal (bl) a fixed signal Rc (tl-Tt), a value is obtained proportional to the first derivative of the input signal and the delay time APxN -, + 1 dPxK) g dPxItO dPxUH, di, (: t. Where T - the sum of rejected members of the Taylor series, which represents a similar methodical error For linearity of the changing signals and on a small in the | interval, this value is approaching zero. Thus, at the output of element 19, a pulse pattern is formed, the frequency of which is proportional to the first derivative and the period of the measured frequency in the q-th measurement cycle. The frequency of obtaining the frequency proportional to the first derivative of the measured signal and independent of the variable value of the period of the proportional factor matched by the proportional factor i with the code of the measured frequency in counter 8, the signal from element 19 divides separator 14 by a factor proportional to the period of the input frequency b - the 8th cycle and the one obtained in counter 3. At the output of divider 14, a frequency f is formed (4. (10) The pulses of this frequency are fed to the counting input of the reversible counter 24 and, depending on the sign of the derivative, are added or subtracted from from the code N (t ,.) entered into it. At the output of the reversible counter 24 during the (+ 1) -th measurement cycle, the code corresponding to the instantaneous value of the measured frequency in the interval TJ; TXI ,,, r1 P, ltjdt jf, (t, rch. (..}, di, H, UAixltO t dt) Thus, by integrating the current frequency measure, proportional to the first Derivative of the measured signal, to the result of the measuring speed of the measured signal This is the very extrapolation of the change in the measured frequency to the current Measurements were .rante it by varying the speed of the signal in the previous clock cycle measurable rhenium. This increases the speed of the device and reduces the dynamic measurement error. Claim 1. Digital frequency meter, containing a reference frequency generator, connected O by the inputs of a controlled chitota divider and an unmanaged frequency divider, the output of which is connected to the input of the summing counter of a controlled divider pulse, through the first delay element to the output counter zeroing input the pulses of the controlled divider and directly to the input of the prohibition element, the output of which is connected to the zero input of the summing counter of the controlled divider, and through the second delay element to the integrated control inputs of a group of transfer valve transfer measurement code, characterized in that, in order to increase speed and reduce dynamic measurement error, a differentiation unit and a reversible counter are added to it, the first input of the differentiation unit is connected to the frequency meter input bus, the second input is connected to the output of the reference frequency generator, the third input is connected to the outputs of the bits of the summing counter of the controlled divider, the first output of the differentiation unit is connected to the control the prohibition element, the second output is connected to the counting input of the reversible counter, the sign, control inputs of which are connected to the third output of the differentiation unit, the zeroing input of the reversible counter is connected to the output of the prohibition element, and the inputs of the bits of the reversible counter are connected to the outputs of the result code transfer valve group 2, Frequency meter according to claim 1, which is based on the fact that the differentiation unit consists of three controlled frequency dividers, each of which includes a subtracting counter and a memory register, connecting Through the group of code transfer gates, three groups of code transfer gates, pulse distributor and pulse control unit and control unit, whose input is connected to the first input of the differentiation unit, the counting inputs of the first and second controlled dividers of the unit are connected to the second input of the unit, control inputs through the corresponding groups of valves are connected to the third input of the block, the outputs of the first and second controlled dividers of the block are connected to the inputs of the pulse distributor, the outputs to They are connected to the inputs of the pulse subtraction element, the output of which is connected to the counting input of the third controlled frequency divider, the output of which is connected to the second output of the differentiation unit, the sign outputs of the pulse subtraction element are connected to the third output of the unit, the first output of the control unit is connected to the first output of the frequency meter, the second, third and fourth H & outputs are connected to the memory reset register inputs
управл емых делителей блока, п тый, шестой и седьмой выходы подключены к объединенным управл емым входам соответствующих групп вентилей переноса кода, а восьмой выход узла управлени подключен к управл ющему входу распределител импульсов.the controlled divisors of the unit, the fifth, sixth and seventh outputs are connected to the combined control inputs of the respective groups of code transfer gates, and the eighth output of the control unit is connected to the control input of the pulse distributor.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1,Мельников А.А. и др. О некоторых пут х построени бы . стродействующих преобразователей частоты в код с моделированием обратной функции. - Автометри , 11972, № 2.1, Melnikov A.A. et al. On some construction paths. Stream frequency converters in the code with the simulation of the inverse function. - Avtometri, 11972, No. 2.
2.Авторское свидетельство СССР W 353206, кл. G 01 R 23/10, 1972.2. Authors certificate of the USSR W 353206, cl. G 01 R 23/10, 1972.
))