SU767753A1 - Number comparator - Google Patents
Number comparator Download PDFInfo
- Publication number
- SU767753A1 SU767753A1 SU782632183A SU2632183A SU767753A1 SU 767753 A1 SU767753 A1 SU 767753A1 SU 782632183 A SU782632183 A SU 782632183A SU 2632183 A SU2632183 A SU 2632183A SU 767753 A1 SU767753 A1 SU 767753A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- counter
- decoder
- output
- numbers
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Bus Control (AREA)
- Complex Calculations (AREA)
Description
Изобретение относитс к области авюматики и вычислительной техники и может быть использовано при р1еализа- ции технических средств цифровых систем контрол и обработки информации. Известно устройство дл сравнени чисел, содержащее регистры, триггеры, схему сравнени , логические элементы И, ИЛИ, элементы задержки fll. Это устройстбоможет определ ть наибольшее или наименьшее из следующих друг за другом чисел, заданных последовател ност ми импульсов. Однако устройство не можё осуществл ть одновременно выборку наибольшего и наименьшего из этих чисел, определ ть разность между ними, а также осуществл ть допусковый контроль за непрерывным процессом или числами, заданными импульсными последовательност ми . Наиболее близким к предложенному по. технической сущности вл етс устройство , содержагцее первый и второй регистры с суммирующим счетным вхоДОМ , реверсивный счетчиК( схемы сравнени , триггеры, группы элементов И, дешифраторы, логические элементы И, ИЛИ, НЕ, элементы задержки, в котором выходы разр дов первого регистра соединены со входами первой схемы сравнени и со входами соответствующих разр дов реверсивного счетчика через первую группу элементов И, другие входы которых соединены через первый элемент задержки с шиной сброса реверсивного счетчика, выходы разр дов которого соединены со вторыми входами первой и второй схем сравнени , с выходами первого элемента ИЛИ, выход которого подключен к входу элемента НЕ, и со входами соответствующих разр дов второго регистра через вторую группу элементов И выходы разр дов второго регистра соединены со входами второй схемы сравнени , перва шина управлени и шина сброса соединены через второй элемент ИЛИ с первыми входами третьей группы элементов И, причем ши3 на сброса соединена через второй элемент задержки с входЬм третьего эле мент.а задержки, пр мые и инверсные выходы первого и второго триггеров соединены с соответствующими входами третьей группы элементов И 2. В эток устройстве выходы схем сравнени св заны со счетнь1ми входами двух триггеров , а информационный вход устройства подключен к счетному входу реверсивног счетчика. Недостатком этого устройства вл ет то, что оно не может осуществл ть выборку наибольшего, или наименьшего, одновременно выборку наибольшего и наиMeift .mero из следующих друг за другом чисел, заданных последовательност ми импульсов, а также определ ть наибольшую разность между ними, Целью изобретени вл етс расширение функциональных возможностей устрой ства за счет осуществлени выборки наибольшего и наименьшего из чисел и определени наибольшей разности между ними. Поставленна цель достигаетс тем, что в устройстве, содержащем счетчики, р1еверсиБный счетчик, схемы сравнени , триггеры, группы элементов И, дейаифра- торы, элементы ИЛИ, элемент НЕ, элементы И, элементы задержки, причем перва шина управлени соединена с первым входом первого дешифратора, втора шина управлени подключена к первому управл ющему входу реверсивного счетчи ка и к первому входу второго дешифрато ра, треть шина управлени соединена с первым входом третьего деши ч атора и. со вторым управл ющим входом реверсив ного счетчика, выходы которого соедйне йы с первыми группами входов первой и второй схем сравнени , со входами эл мента ИЛИ и с информационнымrf входами элементов И первой группы, четверта шина управлени подключена к первому входу четвертого дешифратора и ко второму входу первого дешифратора, выход которого соединен с информационным входом реверсивного счетчики, со вторым входом второго дешифратора и со вторым входом третьего дешифратора информационный вход устройства подключен ко второму входу четвертого дешифратора , к третьему входу первого дешиф ратора и к первому входу первого элемента И, выход которого соединен с третьим входом третьего дешифратора и с информационным входом первого счет3 чика, выходы которого подключены ко второй группе входов второй схемы сравнени , выход которой соединен с четвертым входом третьего дешифратора, п та шина управлени подключена ко второму входу первого элемента И, к п тому входу третьего дешифратора, к первому входу п того дешифратора, к четвертому входу первого дешифратора, к первым управл ющим входам элементов И второй группы и к третьему входу четвертого де- . шифратора, выход которого соединен с информационным входом второго счетчика , выходы которого подключены ко второй группе входов первой схемы сравнени и к информационным входам элементов И второй группы, выходы которых соединены с установочными входами реверсивного счетчика, в отличие от прототипа шеста шина управлени соединена с п тым входом первого дешифратора, с шестым входом третьего дешифратора, со вторым входом, п того дешифратора и с первым входом шестого дешифратора, выход которого подключен к управл ющим входам элементов И первой группы, выходы которых соединены с установочными входами первого счетчика, седьма шина управлени подключена к первому входу второго элемента ИЛИ, выход которого соединен с первыми входами элементов И третьей группы шина сброса подключена ко второму входу второго элемента ИЛИ, ко второму входу шестого дешифратора, к первому входу второго элемента И и черкез первый элемент задержки к третьему входу шестого дешифратора и ко входу второго элемента задержки, выход которого соединен со входом установки в единичное состо ние первого триггера, пр мой выход которого подключен к третьему вхОду первого элемента И и к третьему входу п того дешифратора, инверсный выход , первого триггера соединен с четвертым входом шестого дешифратора, перва шина управлени . подключена ко вторым входам элементов И третьей группы и к седьмому входу третьего дешифратора, первый и второй выходы которого соеди- нены со входами установки в единичное и нулевое состо ние соответственно второго триггера, пр мой выход которого подключен к четвертому входу п того дешифратора и к третьим входам элементов И третьей группы, инверсный выход второго триггера соединен с четвертыми входами элементов И третьей групьпы и с п тым входом п того дешифратора , выход которого подключен к п тому входу шестого дешифратора и ко второму вкоду второго элемента И, выход которого соединен с входом управлени первого счетчика, выход второго элемента задержки подключен к восьмому вкоду третьего дешифратора, к третьему входу второго дешифратора, ко входу управлени реверсивного счетчика и через третий элемент задержки ко вторым управл ющим входам элементов И второй группы, выход первой схемы сравнени соединен с четвертым входом четвертого дешифратора и с четвертым входом второго дешифратора, первый и второй выходы которого подключены ко входам установки в нулевое и единичное состо ни соответственно третьего триггера, пр мой и инверсный выходы которого соединены с п тыми и шестыми входами . элементов И третьей группы, соответственно выход первого элемента ИЛИ подключен к шестому входу первого дешифратора и через элемент НЕ к п тому входу четвертого дешифратора и к четвертому входу первого элемента И.The invention relates to the field of photography and computing and can be used in the development of technical means of digital information control and processing systems. A device for comparing numbers is known, containing registers, triggers, a comparison circuit, logic gates AND, OR, delay elements fll. This device can determine the largest or smallest of consecutive numbers given by pulse sequences. However, the device cannot simultaneously sample the largest and smallest of these numbers, determine the difference between them, and also allow tolerance control over the continuous process or the numbers specified by the pulse sequences. The closest to the proposed by. The technical entity is a device that contains the first and second registers with a summing counting input, a reversible counter (comparison circuits, triggers, AND groups, decoders, AND logic gates, NOT delay elements, in which the outputs of the first register bits are connected to the inputs of the first comparison circuit and with the inputs of the corresponding bits of the reversible counter through the first group of elements I, the other inputs of which are connected through the first delay element to the reset bus of the reversible counter, the outputs of the bits to which are connected to the second inputs of the first and second comparison circuits, to the outputs of the first OR element, the output of which is connected to the input of the NOT element, and to the inputs of the corresponding bits of the second register through the second group of elements And the outputs of the second register bits are connected to the inputs of the second comparison circuit, the first control bus and the reset bus are connected via the second OR element to the first inputs of the third group of AND elements, and the reset bus 3 is connected via the second delay element to the input of the third delay element, forward and the inverse outputs of the first and second triggers are connected to the corresponding inputs of the third group of elements AND 2. In this device, the outputs of the comparison circuits are connected to the counting inputs of two triggers, and the information input of the device is connected to the counting input of the reversible counter. A disadvantage of this device is that it cannot sample the largest, or smallest, simultaneously, the largest and mostMeift .mero from successive numbers given by pulse sequences, and also determine the largest difference between them. It extends the functionality of the device by sampling the largest and smallest of the numbers and determining the largest difference between them. The goal is achieved by the fact that in a device containing counters, a reversible counter, comparison circuits, triggers, groups of AND elements, validators, OR elements, NOT elements, AND elements, delay elements, the first control bus being connected to the first input of the first decoder The second control bus is connected to the first control input of the reversing counter and to the first input of the second decoder, the third control bus is connected to the first input of the third clock on the controller. with the second control input of the reversible counter, the outputs of which are connected with the first groups of inputs of the first and second comparison circuits, with the inputs of the OR element and with the information inputs of the elements of the first group, the fourth control bus is connected to the first input of the fourth decoder and to the second input the first decoder, the output of which is connected to the information input of the reversible counters, with the second input of the second decoder and with the second input of the third decoder information input device connected to the second input at the fourth decoder, to the third input of the first decoder and to the first input of the first element And whose output is connected to the third input of the third decoder and to the information input of the first counter, the outputs of which are connected to the second group of inputs of the second comparison circuit, the output of which is connected to the fourth the input of the third decoder, pin of the control bus is connected to the second input of the first element I, to the fifth input of the third decoder, to the first input of the fifth decoder, to the fourth input of the first decoder, to the first m control inputs of the elements of the second group and the third input of the fourth de. the encoder, the output of which is connected to the information input of the second counter, the outputs of which are connected to the second group of inputs of the first comparison circuit and to the information inputs of the elements AND of the second group whose outputs are connected to the installation inputs of the reversible counter, in contrast to the prototype pole of the control bus is connected to fifth the input of the first decoder, with the sixth input of the third decoder, with the second input, the fifth decoder and the first input of the sixth decoder, the output of which is connected to the control inputs of the element in the first group, the outputs of which are connected to the installation inputs of the first counter, the seventh control bus is connected to the first input of the second OR element, the output of which is connected to the first inputs of the AND elements of the third group, the reset bus is connected to the second input of the second OR element, to the second input of the sixth decoder , to the first input of the second element And and Circassian first delay element to the third input of the sixth decoder and to the input of the second delay element, the output of which is connected to the input of the installation in the unit state ervogo flop, a direct output of which is connected to the third input of the first AND gate and to the third input of the fifth decoder, the inverse output of the first flip-flop is coupled to a fourth input of the sixth decoder, a first control bus. connected to the second inputs of elements of the third group and to the seventh input of the third decoder, the first and second outputs of which are connected to the installation inputs to the single and zero state, respectively, of the second trigger, the direct output of which is connected to the fourth input of the fifth decoder and to the third the inputs of the elements of the third group, the inverse output of the second trigger is connected to the fourth inputs of the elements of the third group and to the fifth input of the fifth decoder, the output of which is connected to the fifth input of the sixth decoder and to The code of the second element And whose output is connected to the control input of the first counter, the output of the second delay element is connected to the eighth video of the third decoder, to the third input of the second decoder, to the control input of the reversible counter and through the third delay element to the second control inputs of the elements And the second group, the output of the first comparison circuit is connected to the fourth input of the fourth decoder and to the fourth input of the second decoder, the first and second outputs of which are connected to the installation inputs to zero and the single states of the third trigger, respectively, the direct and inverse outputs of which are connected to the fifth and sixth inputs. elements of the third group, respectively, the output of the first element OR is connected to the sixth input of the first decoder and through the element NOT to the fifth input of the fourth decoder and to the fourth input of the first element I.
блок-схема устройства приведена на чертеже.block diagram of the device shown in the drawing.
Устройство содержит счетчики 1,2, реверсивный счетчик 3, схемы сравнени 4,5, триггеры 6-8, группы элементов И 9 - 11, дешифраторы 12 - 17 элементы ИЛИ 18, 19, элемент НЕ 20, элементы И 21, 22, элементы задержки 23 - 25,. шины управлени 26 - 30, шину сброса 31, информационный вход 32, выходные шины 33 - 35, шины управлени 36, 37.The device contains counters 1,2, reversible counter 3, comparison circuits 4.5, triggers 6-8, groups of elements AND 9-11, decoders 12-17 elements OR 18, 19, element 20, elements 21, 22, elements delays 23 - 25 ,. control buses 26-30, reset bus 31, information input 32, output buses 33-35, control buses 36, 37.
Устройство работает следующим образом . В.исходном состо нии счетчики 1,2 реверсивный счетчик 3 свободны и триг- Геры 6,8 - в нулевом состо нии. При этом на выходе элемента ИЛИ 18 будет нулевой потенциал, а на выходах элемен- та НЕ 2О и схем сравнени 4, 5 будут единичные потенциалы, причем единичный потенциал на выходе схемы сравнени 5 установит через дешифратор 16 триггер 7 в единичное состо ние.The device works as follows. In the initial state, counters 1.2 reversible counter 3 are free and triggers 6.8 are in the zero state. At the same time, the output of the element OR 18 will be zero potential, and the outputs of the element HE 2O and comparison circuits 4, 5 will have unit potentials, and the unit potential at the output of the comparison circuit 5 will install trigger 7 via the decoder 16 into a single state.
Пусть на шине управлени 27 будет единичный потенциал выборки наибольшего из следующих друг за другом чисел и реверсивный счетчик 3 работает на сложение.Let the control bus 27 be the unit potential of the largest of the consecutive numbers and the reversible counter 3 works on addition.
Первое число, поступившее на информационный вход 32, запишетс через дешифратор 13 в реверсивный счетчик 3The first number received at information input 32 will be written through the decoder 13 into the reversible counter 3
и через дешифратор 12 - в счетчик 1, так как при одинаковых числах в счетчике 1 и в реверсивном счетчико 3 есть единичный потенциал на выходе схемы сравнени 4. Сигнал сброса, поступающий после первого числа на входную шину 31, через элементы задержки 24, 25 стирает содержимое реверсивного счетчика 3.and through the decoder 12 to counter 1, since with the same numbers in counter 1 and in the reverse counter 3 there is a single potential at the output of the comparison circuit 4. The reset signal received after the first number on the input bus 31, through delay elements 24, 25 erases the contents of the reversible counter 3.
Второе число, поступающее на информационный вход 32 устройства также записываетс через дешифратор 13 в реверсивный счетчик 3.The second number arriving at the information input 32 of the device is also written through the decoder 13 to the reversible counter 3.
Если второе двоичное число окажетс больше первого двоичного числа, записанного в счетчике 1, то на выходе схемы сравнени 4 в момент равенства чисел в счетчике 1 и в реверсивном счетчике. 3 по вл етс единичньгй сигнал и осталные импульсы второго числа также поступают через дешифратор 12 на вход счетчика 1.If the second binary number is greater than the first binary number recorded in counter 1, then the output of the comparison circuit 4 at the time of equality of the numbers in counter 1 and in the reversible counter. 3, a single signal appears and the remaining pulses of the second number also arrive through the decoder 12 to the input of counter 1.
В случае, если второе двоичное число меньше или равно первому двоичному числу, то содержимое счетчика 1 останес без изменений. ;.If the second binary number is less than or equal to the first binary number, then the contents of counter 1 remain unchanged. ;.
Сигнал сброса, поступающий после второго числа на вкодную ш.ину 31,.чирез элементы задержки 24, 25 стирает содержимое реверсивного счетчика 3.The reset signal, arriving after the second number on the code line 31,. Delay elements 24, 25 erases the contents of the reversible counter 3.
При поступлении на информационный вход 32 устройства следующего сравниваемого числа операции сравнени производитс аналогично описанному и результат сравнени всегда оказываетс записанным в счетчике 1.When the next comparative operation number is compared to the information input 32 of the device, the comparison is performed in the same way as described, and the result of the comparison is always recorded in counter 1.
В результате в счетчике 1 будет наибольшее из следующих одно за другим чисел, заданных последовательност ми импульсов,,As a result, in counter 1 there will be the greatest of the numbers following one after the other, given by sequences of pulses,
Пусть, например, на шине управлени 29 будет единичный потенциал выборки наименьшего из. следующих друг за другом чисел и реверсивный счетчик 3 работает на сложение.Let, for example, on the control bus 29 be the unit potential of the smallest sample. consecutive numbers and the reversible counter 3 works on addition.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782632183A SU767753A1 (en) | 1978-06-19 | 1978-06-19 | Number comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782632183A SU767753A1 (en) | 1978-06-19 | 1978-06-19 | Number comparator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU767753A1 true SU767753A1 (en) | 1980-09-30 |
Family
ID=20771623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782632183A SU767753A1 (en) | 1978-06-19 | 1978-06-19 | Number comparator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU767753A1 (en) |
-
1978
- 1978-06-19 SU SU782632183A patent/SU767753A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU767753A1 (en) | Number comparator | |
SU1509957A1 (en) | Device for selecting indicators of object images | |
SU487385A1 (en) | Digital comparator | |
SU750480A1 (en) | Device for comparing numbers with tolerances | |
SU1193658A1 (en) | Device for comparing binary numbers | |
SU798814A1 (en) | Device for comparing numbers | |
SU444180A1 (en) | Device for comparing binary numbers | |
SU1112570A1 (en) | Reversible counting | |
SU1083187A1 (en) | Calculating device | |
SU1001483A1 (en) | Reversible pulse counter | |
SU411453A1 (en) | ||
SU543936A1 (en) | Device for comparing binary numbers with tolerances | |
SU780205A1 (en) | Reversible binary-decimal counter | |
SU798817A1 (en) | Number comparing device | |
SU1018137A1 (en) | Graphic data reading device | |
SU717756A1 (en) | Extremum number determining device | |
SU955031A1 (en) | Maximum number determination device | |
SU638948A1 (en) | Information input arrangement | |
SU1174919A1 (en) | Device for comparing numbers | |
SU1272311A1 (en) | Function interpolator | |
SU650071A1 (en) | Device for group cimpensatiob of binary numbers | |
SU397907A1 (en) | DEVICE FOR CONSTRUCTION IN SQUARE NUMBERS PRESENTED IN UNITARY CODE | |
SU1410058A1 (en) | Device for computing sliding mean | |
SU1123032A1 (en) | Unit-counting square-law function generator | |
SU798815A1 (en) | Device for comparing numbers |