SU748508A1 - Semiconductor storage - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть использовано в производстве запомина ющих устройств с произвольной выборкой информации (ЗУПВ). Известно статическое МДП-запоминающее устройство с произвольной выборкой информации типа МК 4104 фирмы Mostek, содержащее матрицу шеститранзисторных  чеек пам ти, дешифраторы строк и столбцов и блоки управлени  1 . Недостатками известного МДП-ЗУПВ  вл ютс  низкое быстродействие и ог раниченные функциональные возможнос При работе в системе ОЗУ. Наиболее близким из известных по техни 1ёской сущности  вл етс  ЗУПВ фирмы АМД 2 , содержащее матрицу шеститранзисторных  чеек пам ти, де шифраторы строк и столбцов, формиро ватель сигналов считывании-записи, формирователь управл ющего сигнала триггеров защелок, формирователь сигнала включени  кристалла, формирователи сигналов входных и выходных данных, причем к адресным входам матрицы  чеек пам ти подключены выходы дешифраторов строк и столб .цов и формировател  управл ющего си нала триггеров защелок, ко входам, которого присоединены соответствуюие выходы дешифратора строк, выход формировател  сигналов включени  кристалла подключен ко входам дешифраторов столбцов и строк формировател  сигналов считывани  записи, формировател  управл ющего сигнала триггеров защелок и формирователей сигналов входных и выходных данных, а вход-выходы матрицы-ко входам формирователей сигналов выходных данных и к выходам формировател  входных данных. Запуск ЗУПВ и управление его работой осуществл етс  сигналом включе ни  кристалла. Данное устройство работает следующим образом. При отсутствии обращени  к кристаллу (на ВК действует высокий уровень напр жени ) производит:с  предварительный зар д разр дных и числовых шин до уровней напр жени , близких к Ef, - HO . В это врем  ЗУ находитс  в режиме хранени . При переходе в рабочий режим на входе ВК ЗУПВ формируетс  высокий уровень напр жени  (на ВК - низкий уровень напр жени ),который запускает все формирователи и дешифраторы ЯУПВ. В режиме считывани  на выбранной словарной шине формируетс  высокий уровень напр жени , адреснйв транзи торы ТЗ, Т4 выбранной  чейки пам ти открываютс  и емкости соответствую (цихразр дной и числовой шин начина разр жатьс  через открытое плечо тр гера  чейки пам ти, , Поскольку процесс разр да больши емкостей разр дной и числовой шины занимает большой промежуток времени в каждый столбец матрицы вводитс  дополнительный триггер защелка. Формирователь управл ющего сигйала триггеров защелок ф запуска етс  от дешифратора строк. Как толь ко на шине Ф{, формируетс  высокий уровень напр жени , триггер защелка включаетс  и ускор ет процесс р р да соответствующих разр дной и - числовой шин, тем самым увеличива  быстродействие при считывании. Выходные данные по числовым шинам поступают на формирователь выходных данных и вывод тс  из ЗУПВ. В режиме записи на выбранной сло варной шине возбуждаетс  высокий ур вень напр жени , адресные транзисто ры выбранной  чейки открывайт с ,нй числовых и разр дных шинах формирую с  соответствующие противофазные си налы от формировател  входных данны С приходом управл ющего сигнала кл чаетс  триггер защелка, ускор ющи формирование низкого уровн  напр же ни  на соответствующей разр дной ши и тем самым повышающий быстродействие ЗУПВ в режиме записи. Как известно, врем  доступа к  чейке (фронт нарастани  сигнала на выбранной словарной шине) определ етс  скоростью срабатывани  дёшйф ра тора строк и в статических ЗУПВнеравнозначно дл  различных строк. Например, при времени доступа к нул вой строке Матрицы ЗУПВ, равном 100 НС{ врем  доступа к п-ной строк может быть равным,200 не. В паспорте на ЗУПВ указываетс  наихудшее врем  выборки (врем  выборки .состоит из времени доступа к  чейке и времени формировани  считываемой с  чейки информацйй разр дных ичисловьк шинах), поэтому потребитель вынулоден включать внешние устройства приема информации из ЗУПВ, ориентиру сь не на реальное быстродействие, а на наихудшее значение, которое зависит от местоположени   чейки, температуры окружаюЕцей среды, качества образца и многих других факторов./Кроме того, потребителю необходимо формировать специальныр импульсы, сигнализирующие о том, что данные считываютс  или записываютс  в ЗУПВ и можно переходить к новой операции. - :-™ Исход  из вышеизложенного можно сделать вывод, что рассмотренные cxeMhT ЗУПВ и известные в насто щее врем  ЗУПВ имйют низкое быстродействие и ограниченные функциональные возможности при работе в составе системы Оперативной пам ти. Цель изобретени  - повышение быстродействи  и расширение области применени  при работе устройства в режиме оперативной пам ти. Поставленна  цель достигаетс  тем, что в полупроводниковое запоминающее устройство с произвольной записью информации, содержащее матричный накопитель, дешифраторы строк и столбцов, выходы которых соединены с первыми входами матричного накопител , формирователь выходных сигналов , первые входы которого подключены соответственно к выходам матричного накопител  и к выходам формировател  входных сигналов, второй вход формировател  выходных сигналов соединен с первым входом формировател  входных сигналов, выходом формировател  сигналов включени , входом дешифратора столбцов и входом формировател  считывани -записи, выход которого соединен со вторым входом формировател  входных сигналов и с третьим входом формировател  выходных сигналов, формирователь управл ющих сигналов, выход которого соединен со вторым вход9М матричного накопител , первые входы формировател  управл ющих сигналов соединены с выходс1ми дешифратора строк, второй вход формировател  управл ющих сигналов соединен со входом дешифратора, строк и входом формировател  сигналов считывани -записи, введены формирователь сигналов наличи  информации и муль.типлексор, первый вход которого соединен с выходом формировател  сигналов наличи  информации, входы которого соединены с выходами матричного накопител , второй и третий входы мультиплексора соединены соответственно с первым и вторым входами формировател  входных сигналов , выходы мультиплексора подключены соответственно к третьему входу формировател  входных сигналов и выводу формировател  выходных сигналов . . Сущность изобретени  по сн етс  чертежом, на кЬтором представлена функциональна  схема устройства. Оно содержит матричный накопитель 1, дешифраторы строк и столбцов 2 и 3, формирователь управл ющих сигналов 4, формирователь сигналов вклк)чени  5, формирователь сигналов считывани -записи б, формирователи входных и выходных сигналов 7 и 8, формирователь сигналов наличи  информации 9, мультиплексор 10. Устройство работает следунвдим образом . В невыбранном состо нии на входе 1)ормировател  сигнала включени  5 возбуждаетс  низкий уровень напр жени  и .производитс  предварительный зар д всех узлов ЗУПВ до высокого уровн  напр жени . При этом выходы мультиплексора 1о отключены от источ ников питани  .и шины нулевого потенциала (3-е состо ние). При переходе в рабочий режим на входе формировател  сигнала включени 5 возбуждаетс  высокий уровень напр  жени . В режиме считывани  на выбранной дешифратором строк 2 словарной шине возбуждаетс  высокий уровень напр жени , который запускает формировате управл ющих сигналов 4. При этом открываютс  адресные транзисторы выбранной  чейки пам ти, и  чейки начи нают разр жать емкости соответствующих разр дной и числовой шин накопител  1. с приходом переднего фронта управ л ющего сигнала включаетс  соответст вующий триггер защелка, ускор ющий формирование низкого уровн  напр жени  на соответствующих разр дной и числовой шинах накопител  1. Как тол ко на числовых шинах ЗУПВ устанавливаетс  достаточно больша  разность п тенциалов, срабатывает формирователь сигнала наличи  информации 9, и на в ходе формировател  9 возбуждаетс  вы сокий уровень напр жени , сигнализирующий о том, что истинные данные на чали считыватьс  с выбранной  чейки. Сигнал подтверждени  направл етс  мультиплексором 10 на вход ЗУПВ, не используемый по своему назначению в режиме считывани . Этот сигнал включает устройства приема информации из ЗУПВ и дает подтверждение внешним устройствам о том, что на выходе ЗУП присутствует истинна  информаци  и можно готовить следующую операцию. С приходом заднего фронта сигнала включени  на входах формирователей у равл ющих сигналов и наличи  информации 4 и 9 формируютс  низкие уровн после чего мультиплексор 10 переводитс  в третье состо ние. В режиме записи на числовых шинах формируютс  сигналы записываемой информации,. Как только на числовых шинах сформируетс  достаточно больша  разность потенциалов, на выходе формировател  сигнала наличи  информации 9 возбуждаетс  высокий уровень напр жени , который с помощью мульти плексора /10 направл етс  на выход ЗУПВ, неиспользуемый по своему назначению в режиме записи. Импульс подтверждени  сигнализирует о том, что входные данные записываютс  в ЗУПВ, и можно готовить следующую one иацию. Входные данные поступают на разр дные шины выбранного сто;(бца, и с приходом высоких уровней напр жени  по словарной шине и управл ющей шине информаци  записываетс  в выбранную чейку , причем триггер защелка, как и в режиме считывани , ускор ет процесс записи. Из вышеизложенного следует, что, так как врем  включени  сигнадов управлени  триггерами защелками формировател  4 и формировател  9 зависит от местоположени   чеек пам ти в матрице, то предлагаемое: ЗУПВ позвол ет работать с реальным быстродействием . Выигрыш в быстродействии при использовании предложенного ЗУПВ в системе пам ти ЭВМ составл ет до 50%, g расширение области применени  позвол ет уменьшить объем схем обслуживающей электроники на 15-20%. Кроме того, следует отметить, что предлагаемое ЗУПВ не требует дополнительных выводов корпуса дл  сигналов подтверждени  и, следовательно, существенно улучшает экономические показатели системы пам ти. Формула (изобретени  Полупроводниковое запоминающее устройство с произвольной выборкой информации, содержащее матричный накопитель , дешифратор строк и столбцов , выходы которых соединены с первыми входами матричного накопител , формирователь эыходных сигналов, первые входы которого подключены соответственно к выходам матричного накопител  и к выходам формировател  входных сигналов, второй вход формировател  выходных сигналов соединен с первым входом формировател  входных сигналов, выходом формировател  сигналов включени , входом дешифратора столбцов и входом формировател  считывани -записи, выход которого соединен со вторым входом формировател  входных сигналов и с третьим входом формировател  выходных сигналов , формирователь управл ющих сигналов, выход которого соединен со. вторым входом матричного накопител , первы е входы формировател  управл ющих сигналов соединены с выходами дешифратора строк, второй вход формировател  управл ющих сигналов соединен со входом дешифратора строк и входом формировател  сигналов считывани -записи , отличающеес  тем, что, с целью повышени  быстродействи  и расширени  области применени  при работе устройства в режиме оперативной пам ти, в устройство введен формирователь сигналов наличи , информации и мультиплексор , первый вход которого соединен с выходом формировател  сигналов наличи  информации, входы которого соединены с выходами матричного накопител , второй и третий входы мультиплексора соединены .соответственно с первым и BTOptiiM входами формировател  входных сигналов, выходы мультиплексора подключены соответственно к третьему входу формировател  входныхThe invention relates to the field of computer technology and can be used in the manufacture of random access memory devices (RAM). A known static MOS memory device with an arbitrary selection of information of the type MK 4104 of Mostek, containing a matrix of six-transistor memory cells, row and column decoders and control units 1. The disadvantages of the known TIR-RAM are the low speed and limited functional capabilities when working in the RAM system. The closest of those known in technical terms is an AMD 2 RAM, containing a matrix of six-transistor memory cells, row and column coders, a read-write signal generator, a trigger control signal generator, a chip enable signal generator, input signal drivers and output data, the outputs of the row decoders and the pole and the generator of the latch trigger trigger are connected to the address inputs of the array of memory cells, to the inputs of which The corresponding outputs of the row decoder, the output of the chip turn on signal generator are connected to the decoder inputs of columns and rows of the read read signal generator, the control signal generator of the latch trigger and input data drivers, and the matrix inputs of the output data signal generator and to the shaper input data. The launch of the NVR and control of its operation is carried out by the signal of turning on the crystal. This device works as follows. In the absence of reference to the crystal (a high voltage level acts on a VC), it produces: with a preliminary charge of discharge and numerical tires up to voltage levels close to Ef, - HO. At this time, the storage device is in storage mode. During the transition to the operating mode, a high voltage level is formed at the input of the CC of the NVR (a low voltage level of the VK), which starts all the DRMD decoders and decoders. In the read mode, a high voltage level is formed on the selected wordline, the T3 and T4 transistors of the selected memory cell are opened and the capacitances are opened (the digital and numeric tires begin to discharge through the open shoulder of the memory raster, Since the discharge process With larger capacities of the bit and wordbus, it takes a long period of time an additional latch trigger is inserted in each column of the matrix. The driver for the control sigal of the latch triggers f is triggered by the line decoder. On the bus F {, a high voltage level is formed, the trigger latch turns on and speeds up the process of a number of corresponding bit and - number buses, thereby increasing the reading speed. The output data on the number buses goes to the output driver and the output In the recording mode, a high level of voltage is excited on the selected busbar, the address transistors of the selected cell are opened, and the numerical and bit buses are formed with the corresponding phase-out signals from the former With the advent of DATA-period of the control signal cl chaets trigger latch yuschi accelerated forming of the low voltage level corresponding to the audio bitstream shi, thereby increasing the speed of the RAM in the recording mode. As is well known, the access time to a cell (the rising edge of a signal on the selected word line) is determined by the response speed of the row stator and in static memory, unevenly for different rows. For example, if the access time to the zero line of the Matrix of the NVR is equal to 100 NS {the time to access the nth rows can be equal to, 200 is not. In the passport for the NVR, the worst sampling time is indicated (the sampling time consists of the access time to the cell and the formation time of the information readable from the cell of information bit buses and numbers of tires), therefore the consumer has taken out to turn on external information reception devices from the NVR, but not the actual speed, but to the worst value, which depends on the location of the cell, ambient temperature, sample quality and many other factors. In addition, the consumer needs to form a special impulse, signal indicating that the data is being read or written to the RAM and it is possible to proceed to a new operation. -: - ™ Based on the foregoing, it can be concluded that the reviewed cxeMhT RAMs and the currently known RAMs have low performance and limited functionality when working as part of the RAM. The purpose of the invention is to increase the speed and expansion of the field of application when the device is operating in the RAM mode. The goal is achieved by the fact that in a semiconductor memory device with arbitrary recording of information containing a matrix drive, row and column decoders, the outputs of which are connected to the first inputs of the matrix drive, the output driver of the output signals, the first inputs of which are connected respectively to the outputs of the matrix drive and to the outputs of the former input signals, the second input of the output signal generator is connected to the first input of the input signal generator, the output of the signal generator alo enable, the input of the column decoder and the input of the read / write driver, the output of which is connected to the second input of the driver of input signals and the third input of the output signal generator, the driver of the control signals, the output of which is connected to the second input of the matrix accumulator, the first inputs of the driver of the control signal connected to the output of the line decoder; the second input of the control signal generator is connected to the input of the decoder, the lines and the input of the read signal generator-record and, an information availability signal shaper and a multiplexer are introduced, the first input of which is connected to the output of the information availability signal generator, whose inputs are connected to the matrix accumulator outputs, the second and third multiplexer inputs are connected to the first and second input signal generator inputs, and the multiplexer outputs are connected respectively, to the third input of the driver of the input signals and the output of the driver of the output signals. . SUMMARY OF THE INVENTION The invention is illustrated in the drawing, in which the functional diagram of the device is shown. It contains a matrix drive 1, row and column decoders 2 and 3, control signal generator 4, signal generator 5), read-write signal generator b, input and output signal generator 7 and 8, information presence signal generator 9, multiplexer 10. The device works in the following way. In the unselected state at input 1) of the turn-on signal supporter 5, a low voltage level is excited and a preliminary charge of all the RAM nodes to a high voltage level is produced. At the same time, the outputs of the multiplexer 1о are disconnected from the power supplies and the zero potential bus (3rd state). When switching to the operating mode at the input of the switch on signal generator 5, a high voltage level is excited. In read mode, a high voltage level is excited on the word line 2 selected by the decoder of lines, which triggers the formation of control signals 4. This opens the address transistors of the selected memory cell, and the cells begin to unload the capacitances of the corresponding bit and number tires of drive 1. with the arrival of the leading edge of the control signal, the corresponding trigger latch is activated, accelerating the formation of a low voltage level on the corresponding bit and number bus drive 1. As A sufficiently large difference of potentials is established on the numerical buses of the NVR, the information availability signal generator 9 is triggered, and a high voltage level is triggered during the imager 9, indicating that the true data started to be read from the selected cell. The acknowledgment signal is sent by multiplexer 10 to the input of the NVR, which is not used for its intended purpose in read mode. This signal includes devices for receiving information from the RAM and confirms to external devices that true information is present at the output of the CPU, and you can prepare the next operation. With the arrival of the falling edge of the turn-on signal, low levels are formed at the inputs of the formers of the equal signals and the availability of information 4 and 9, after which the multiplexer 10 is brought to the third state. In the recording mode, the signals of the recorded information are formed on the number buses. As soon as a sufficiently large potential difference is formed on the numeric tires, a high voltage level is excited at the output of the information availability signal generator 9, which by means of the multiplexer / 10 is directed to the output of the RAM, which is not used for its intended purpose in the recording mode. A confirmation pulse indicates that the input data is written to the RAM, and the next one can be prepared. The input data is fed to the bit buses of the selected station; (bc, and with the arrival of high voltage levels on the word bus and control bus, the information is written to the selected cell, and the trigger latch speeds up the writing process. From the above It follows that, since the turn-on time of the trigger controls of the triggers of the latches of the former 4 and the former 9 depends on the location of the memory cells in the matrix, the proposed: RAM allows you to work with real speed. the use of the proposed RAM in the computer memory system is up to 50%, g the expansion of the field of application allows reducing the amount of serving electronics by 15-20%. In addition, it should be noted that the proposed RAM does not require additional enclosures for confirmation signals and therefore, it significantly improves the economic performance of the memory system. Formula (of the invention A semiconductor memory device with an arbitrary selection of information containing a matrix drive, a row and column decoder, The ports of which are connected to the first inputs of the matrix accumulator, the output signal generator, the first inputs of which are connected respectively to the outputs of the matrix storage unit and to the outputs of the input signal generator, the second input of the output signal generator, and the input of the input signal generator, the input of the column decoder and the input of the read-write driver, the output of which is connected to the second input of the driver of the input signals and to the third input of the driver Atel output signals, said control signal generator, whose output is connected with. the second input of the matrix accumulator, the first inputs of the control signal generator are connected to the outputs of the row decoder, the second input of the control signal generator are connected to the input of the row decoder and the input of the read-write signal generator, which, in order to increase speed and expand the application area when the device operates in the RAM mode, the device has a presence, information signal generator and a multiplexer, the first input of which is connected to the output of the driver presence information signals, whose inputs are connected to outputs of matrix accumulator, second and third inputs of the multiplexer are connected to first and Accordingly BTOptiiM input of the input multiplexer outputs are connected respectively to the third input of the input

IIII

74850887485088

сигналов и выходу формировател  выходных сигналов.signals and output of the driver output signals.

Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination

1. Электроника, 10, 1977, 5 с. 38-44.1. Electronics, 10, 1977, 5 p. 38-44.

. 2. Электроника, 4, 1976, с. 39-40 (прототип).. 2. Electronics, 4, 1976, p. 39-40 (prototype).

Claims (2)

Формула ^изобретения!The formula of the invention! Полупроводниковое запоминающее устройство с произвольной выборкой информации, содержащее матричный накопитель, дешифратор строк и столбцов, выходы которых соединены с первыми входами матричного накопителя, формирователь выходных сигналов, первые входы которого подключены соответственно к выходам матричного накопителя и к выходам формирователя входных сигналов, второй вход формирователя выходных сигналов соединен с первым входом формирователя входных сигналов, выходом формирователя ’сигналов включения, входом дешифратора столбцов и входом формирователя считывания-записи, выход которого соединен со вторым входом формирователя входных сигналов и с треть- ‘ им входом формирователя выходных сигналов, формирователь управляющих сигналов, выход которого соединен со. вторым входом матричного накопителя, первые входы формирователя управляющих сигналов соединены с выходами дешифратора строк, второй вход формирователя управляющих сигналов соединен со входом дешифратора строк и входом формирователя сигналов считывания-записи, отличающееся тем, что, с целью повышения быстродействия и расширения области применения при работе устройства в режиме оперативной памяти, в устройство введен формирователь сигналов наличия, информации и мультиплексор, первый вход которого соеди7 йен с выходом формирователя сигналов наличия информации, входы которого соединены с выходами матричного накопителя, второй и третий входы мультиплексора соединены соответственно с первым и вторым входами формирователя входных сигналов, выходы мультиплексора подключены соответственно к третьему входу формирователя входных A semiconductor memory device with an arbitrary selection of information containing a matrix drive, a row and column decoder whose outputs are connected to the first inputs of the matrix drive, an output signal shaper, the first inputs of which are connected respectively to the outputs of the matrix drive and to the outputs of the input signal shaper, the second input of the output shaper signal is connected to the first input of the input signal shaper, the output of the shaper 'enable signals, the input of the column decoder and in the input of the read-write, the output of which is connected to a second input of the input signals and with the third "input of the their output signals, control signals generator, the output of which is connected with. the second input of the matrix drive, the first inputs of the driver of the control signals are connected to the outputs of the line decoder, the second input of the driver of the signals is connected to the input of the line decoder and the input of the driver of read-write signals, characterized in that, in order to improve performance and expand the scope of application during operation of the device in the RAM mode, the driver of the presence, information, and multiplexer signals is introduced into the device, the first input of which is connected to the output of the signals of the availability of information, the inputs of which are connected to the outputs of the matrix storage device, the second and third inputs of the multiplexer are connected respectively to the first and second inputs of the shaper of input signals, the outputs of the multiplexer are connected respectively to the third input of the shaper of input гт ~ rm ~ е e J J сигналов и выходу формирователя выходных сигналов.signals and output shaper output signals. Источники принятые во вниманиеSources taken into account 1. Электроника, 5 с. 38-44.1. Electronics, 5 sec. 38-44. 2. Электроника, с. 39-40 (прототип).2. Electronics, p. 39-40 (prototype). информации, при экспертизе № 10, 1977, № 4, 1976, кinformation, with examination No. 10, 1977, No. 4, 1976, to