SU744703A1 - Устройство дл сокращени избыточности информации - Google Patents

Устройство дл сокращени избыточности информации Download PDF

Info

Publication number
SU744703A1
SU744703A1 SU782590754A SU2590754A SU744703A1 SU 744703 A1 SU744703 A1 SU 744703A1 SU 782590754 A SU782590754 A SU 782590754A SU 2590754 A SU2590754 A SU 2590754A SU 744703 A1 SU744703 A1 SU 744703A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
block
output
arithmetic
input
Prior art date
Application number
SU782590754A
Other languages
English (en)
Inventor
Юрий Иванович Тормышев
Валерьян Семенович Давейнис
Михаил Петрович Федоренко
Original Assignee
Институт Технической Кибернетики Ан Белорусской Сср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Технической Кибернетики Ан Белорусской Сср filed Critical Институт Технической Кибернетики Ан Белорусской Сср
Priority to SU782590754A priority Critical patent/SU744703A1/ru
Application granted granted Critical
Publication of SU744703A1 publication Critical patent/SU744703A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

Изобретение относитс  к приему, передаче и обработке информации и может быт использовано в различных отрасл х про . мьгщленности, где требуетс  сокращение, избыточности информационного массива. Известно устройство дл  обработки и сжати  информации, содержащее регисЗтры текущей выборки и числа, сумматор, оперативную пам ть, буферную пам ть, счетчик ее заполнени , схему сравнеш  и эле менты И, ИЛИ. Недостатком таких устройств  вл етс  низкое быстродействие и сложность йгатаратурной реализации. Наиболее близким по.технической сущности к предлагаемому  вл етс  устройство дл  сокращени  избыточности информации , содержащее регистр текущей выборки выход которого соединен со входом регистра пам ти выборок, лервым входом 6ло ка вычитани  и через второй арифметический блок с первым арифметическим бпо ,ком, выход регистра пам ти соединен со вторым входом блока вычитани  и первым входом электронного ключа, выход блока вычитани  соединен через дешифратор и первый арифметический блок со вторым арифметическим блоком и выходным арифметическим блоком, вь1ход которого подключен ко второму входу электронного ключа, второму арифметическому блоку и ко второму входу счетчика, первый вход которого соединен со входом устройства, а выход подключен ко второму входу дешифратора . Недостатки такого устройства заключаютс  в сложности его аппаратурной реализации , а также ограниченности его использовани  дл  сжати  информации процессов с повьш1енной динамикой. Это объ сн етс  тем, что данное устройство реализует критерий выборки в соответствии с выражением (1) выполнение которого св зано с осуществлением р да достаточно сложных ариф744703 метических операций .таких как операции умножени . Цель изобретени  - повышение быстродействи  и упрощение устройства. Поставленна  цепь дЬстигеетх;  тем, что в устройство, содержащее первый и второй арифметические блоки, первые входы которых подключены ко входам устройства , первые выходы - соединены с выходным блоком, введены блок рассогласовани  и блок коррекции,входы которого соединены со входами устройства, выходы подключены ко вторым входам соответственно первого и второго арифметических блоков, к третьим входам которых подключен выход блока рассогласовани , вторые выходы первого и второго арифме .тичёских блоков подключень соответственно к первому и второму входам блока рас согласовани  и к соответствующим входам выходного блока. Каждый арифметический блок выполнен на элементе сравнени  и счетчике, выход которого соединен с первым входом элемента сравнени  и вторым выходом арифметического блока, выход элемента сравнени  подключен к первому выходу. ари(} метического блока входы счетчика соединены соответственно с пер&ЫМ и вторым входами арифметического блока, второй вход элемента сравнени  подключен к третьему входу арифметического блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - траектори , обработанна  с помощью данного устройства . Устройство дл  сокращени  избыточности информации содержит первый и второй арифметические блоки 1,2, блок 3 рассогласовани  и выхрдной блок 4, блок 5 коррекции. Арифметический блок 1 содержит счет чик 6 и элемент 7 сравнени , арифметический блок 2 - счетчик 8 и элемент 9 сравнени . Устройство осуществл ет кусочно-линейную аппроксимацию поступакэдих на него данных, представленных в виде унитарного кода, системой последовательно соединёнкьис между собой отрезков пр мой линии, максимальное удгшение которых оТ точек траекторий, задаваемой приращени ми , не превышает наперед заданного поро . Чтобы реализовать указанный прс«есс. определ емый переменными t , t , в yciw ойстве формируетс  значение функции расогласовани  в соответствии с выражением J- o t V,(2) где Х: - текущие координаты точек кривой в относительной системе координат, определ емой опорными точками, формируемыми в процессе работы; 1,1 - номера щагов по координата мХ и у соответственно. При поступлении очередного приращени  значение функции рассогласовани  сравниваетс  с порогом и, если ее значение не превышает liopora, то считаетс , что поступающие на вход приращени  координат принадлежат одной пр мой. В качестве порога принимаетс  большее из текущих з;начений координат, и условие нормальной работы может бытьзаписано в следующем виде , (/Xi,j//Yi.j/) Нарущение неравенства (3) говорит о том, что поступившее приращение не принадлежит отрезку пр мой, к которому относитс  обработанна  ранее группа даиращений координат. В этот момент и определ ют параметры отрезка пр мой и X В начальный момент времени содержимое арифметических блоков 1,2 и блока 3 рассогласовани  равно нулю. Устройство работает следующим образом . В первом такте единичные приращени  по координатам X h V поступают на соответствующие арифметические блоки 1 и 2, где они суммируютс  с содержимым этих блоков. При этом, если сигнал поступил на блок 1, то к.содержимому блока 3 рассогласовани  прибавл етс  содержи- : мое арифметического блока 2, если же сигнал поступил на блок 2, то из содержимого блока 3 вычитаетс  содержимое -блока 1, зда-йгй- й й - -.Таким образом, в соответствии с уравненибм (2), формируетс  функци  рассогласовани ,.. Во втором такте провер етс  выполнение услови  (3), т.е. модуль числа блока рассогласовани  /Tljf сравниваетс  с модул ми чисел в арифметических блоках. Если условие (3) выполн етс , то схема готова дл  приема информации и описанный цикл работы при поступлении очереаных приращений повтор етс . Если условие (3) не выполн етс , это означает, что поступившее приращение ко ординаты уже не принадлежит искомому отрезку и содержимое соответствующего арифметического блока необходимо скорректировать . Дл  этой цели служит блок 5 коррекции, в котЧ}ром запоминаютс  текущие приращени  координаты, Корректировка производитс  в третьем такте. В четвертом такте откорректированные значени  арифметических блоков/ содержащие ДХ МдУ выдаютс  через выходной блок 4 в магистраль. Выдача координат происходит также по изменению знака прирашений и по сигналу Конец измерений После передачи значенийДХ . ДУ , ес ли производилась корректировка, то значен;ие 51 записываетс  в соответствующий арифметический блок. Если корректировка не производилась, то все блоки устанавливаютс  в состо ние нуль. Таким образом, среднее врем  на определение одного отрезка составл ет Тц, (к. 5), . где к- коэффициент сжати . Предлагаемое устройство дли сокращени  избыточности информации проще в аппаратурной реализации и выше по быстродействию чем известные, что позвол ет щироко его использовать, например , в измерительнойтехнике при сжатии информации в реальном масштабе времени процессов с повышенной динамикой.

Claims (1)

  1. Г Формула изобретени  1 1. Устройство дл  сокращени  избыточности информации, содержащее первый и второй арифметические блоки, первые входит которых подключены ко входам i устройства, первь выходы - соединены с выходным блоком, отличающеес  тем, что, с целью швыщени  быстродействи  и упрощени  устройства, в него введены блок рассогласовани  и блок коррекции, входы которого соединены со входами устройства, выходы подключены ко вторым входам соответственно первого и второго арифметических блоков, к третьим входам которых подключен вЫхоп блока рассогласовани , вторые выходы первого и второго арифметичесетх блоков псздклЮчены соответственно к первому и второму входам блока рассогласовани  и к соответствующим входам выходного блока ,. 2, Устройство по п. 1, о т л и ч а ющ е е с   тем, что, каждый арифметвчд- . ский блок выполнен на.элемента сравнени  и счетчике, выхбд которого соединен с первым входом элемента сравнени  и вторым выходом арифметического блока, выход элемента сравнени  подключен к первому выходу арифметического блока, вхо ы счетчика соединены соответственно с первым и вторым входами арифметического блока, второй вход элемента сравнени  подключен К третьему входу арифметаческого бпока.
    L:. ;. JJ
    Wl
SU782590754A 1978-03-16 1978-03-16 Устройство дл сокращени избыточности информации SU744703A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782590754A SU744703A1 (ru) 1978-03-16 1978-03-16 Устройство дл сокращени избыточности информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782590754A SU744703A1 (ru) 1978-03-16 1978-03-16 Устройство дл сокращени избыточности информации

Publications (1)

Publication Number Publication Date
SU744703A1 true SU744703A1 (ru) 1980-06-30

Family

ID=20753676

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782590754A SU744703A1 (ru) 1978-03-16 1978-03-16 Устройство дл сокращени избыточности информации

Country Status (1)

Country Link
SU (1) SU744703A1 (ru)

Similar Documents

Publication Publication Date Title
US4972359A (en) Digital image processing system
US4700324A (en) Digital circuit performing an arithmetic operation with an overflow
GB1516220A (en) Apparatus for verifying a signature
EP0201833B1 (en) Instruction processor
US3763358A (en) Interweaved matrix updating coordinate converter
SU744703A1 (ru) Устройство дл сокращени избыточности информации
US4891782A (en) Parallel neural network for a full binary adder
SU1051556A1 (ru) Устройство дл сокращени избыточности информации
SU1008749A1 (ru) Вычислительное устройство
US4914581A (en) Method and apparatus for explicitly evaluating conditions in a data processor
SU783791A1 (ru) Устройство дл умножени многочленов
SU662942A1 (ru) Арифметическое устройство с условными суммами и контролем
SU1196859A1 (ru) Цифровое параллельное устройство дл возведени в куб
SU1541628A1 (ru) Управл ющий процессор
SU523438A1 (ru) Устройство дл сокращени избыточности информации
SU959129A1 (ru) Устройство дл сокращени избыточности информации
SU1062684A1 (ru) Устройство дл предварительной обработки информации
SU752435A1 (ru) Устройство дл сокращени избыточной информации
SU1168967A1 (ru) Устройство дл вычислени коэффициентов Фурье
US4141077A (en) Method for dividing two numbers and device for effecting same
SU1305671A1 (ru) Устройство дл вычислени функции @
SU1037316A1 (ru) Адаптивное телеметрическое устройство
SU855658A1 (ru) Цифровое устройство дл вычислени функций
SU1120343A1 (ru) Функциональный преобразователь
SU1013947A1 (ru) Накапливающий сумматор