SU736099A1 - Discrete frequency multiplier - Google Patents
Discrete frequency multiplier Download PDFInfo
- Publication number
- SU736099A1 SU736099A1 SU772552193A SU2552193A SU736099A1 SU 736099 A1 SU736099 A1 SU 736099A1 SU 772552193 A SU772552193 A SU 772552193A SU 2552193 A SU2552193 A SU 2552193A SU 736099 A1 SU736099 A1 SU 736099A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- elements
- inputs
- control
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
1one
Изобретение относитс к автоматике и вычислительной технике, в частности к устройствам дл умножени частоты следовани импульсов периоди ческих сигналов.The invention relates to automation and computing, in particular, devices for multiplying the pulse frequency of a periodic signal.
Известен дискретный умножитель частоты, содержащий формирователь импульсов, блок управлени ,делитель частоты, генератор опорной частоты, ключ, блок коррекции, выполненный на счетчике, одновибраторе и элементах И, и блок умножени , выполненный на счетчиках, регистре пам ти и элементах И и ИЛИ 1.A discrete frequency multiplier is known comprising a pulse shaper, a control unit, a frequency divider, a reference frequency generator, a key, a correction unit performed on the counter, a single-oscillator and AND elements, and a multiplication unit performed on the counters, the memory register and the AND and OR 1 elements .
Недостаток устройства - понит-. .. женна точность умножени частоты следовани импульсов.The disadvantage of the device - ponit-. .. the accuracy of the multiplication of the pulse frequency.
Наиболее близким к предлагаемому вл етс дискретный умножитель частоты , содержащий коммутатор, сигнальный вход которого соединен с шиной опорной частоты, первый управл ющий вход подключен через первый формирователь импульсо-в к входу умножителей частоты, а первый выход соединен с входом блока управлени , подключенного первымвыходом ко входам обнулени двух регистров пам ти, вторым выходом - к первым входам элементов i- первой и второй группы.The closest to the present invention is a discrete frequency multiplier that contains a switch, the signal input of which is connected to the frequency reference bus, the first control input is connected via the first pulse-to driver to the input of the frequency multipliers, and the first output is connected to the input of the control unit connected to the first output terminal inputs of zeroing two memory registers, the second output - to the first inputs of the i-elements of the first and second groups.
а третьим выходом - к установочным входам первого счетчика и делител частоты и второму/ управл ющему входу коммутатора, соединенного вторым 5 выходом со счетным входом делител частоты, кодовый выход которого подключен ко BTopoNfi входу элементов И первой группы, соединенных выходом с информационным входом первого регистра пам ти, подключенного выходами разр дов к соответствующим управл ющим входам цифроуправл емой линии задерлски, а кодовый выход первого счетчика, соединенного счетнымand the third output - to the installation inputs of the first counter and frequency divider and the second / control input of the switch connected by the second 5 output to the counting input of the frequency divider, the code output of which is connected to the BTopoNfi input of the AND elements of the first group connected to the information output of the first memory connected to the bits of the outputs to the corresponding control inputs of the digital-controlled line of the zadlerski, and the code output of the first counter connected to the counting
15 входом с выходом переполнени делител частоты, подключен ко второму входу элементов И второй группы, соединенной выходом с инд)Ормационным входом второго регистра пам ти, выход15 input with the output of the frequency divider overflow, connected to the second input of the elements AND of the second group, connected to the output of ind) by the memory input of the second memory register, output
20 которого подключен к первому входу элементов И третьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика, подключенного кодовым20 of which is connected to the first input of the elements AND of the third group connected by the second input through the second pulse shaper with the output of the second counter connected by code
25 входом к выходу элементов М третьей группы, причем сигнальный вход цифроуправл емой линии задержки,соединенной выходом с выходом устройства, подключен к выходу второго формиро30 вател импульсов, а счетный вхоД25 input to the output of elements of the third group, and the signal input of the digital-controlled delay line connected by the output with the device output is connected to the output of the second pulse formator, and the counting input
второго счетчика соединен с шиной опорной частоты. Цифроуправл ема лини задержки в прототипе выполнена на п (где п - число разр дов управл ющего кода) параллельно соединенных цеп х, кажда из которых«содержит элемент И и элемент задержки„ Выходы цепей соединены с входами выходного элемента ИЛИ, а управл юшл входы элементов И подключены к выходам дешифратора. Коммутатор выполнен на триггере и двух элементах И 2 .The second counter is connected to the reference frequency bus. The digitally controlled delay line in the prototype is made on n (where n is the number of control code bits) of parallel-connected circuits, each of which "contains the I element and the delay element" The outputs of the circuits are connected to the inputs of the output element OR, and the control inputs of the elements And connected to the outputs of the decoder. The switch is made on the trigger and two elements And 2.
Недостаток устройства - пониженна точност.ь умножени частоты следовани Импульсов периодических сигналов на посто нный коэффициент.The disadvantage of the device is the reduced accuracy of multiplying the pulse frequency of the periodic signals by a constant coefficient.
Цель изобретени - повышение точности умножени . ..The purpose of the invention is to increase the accuracy of multiplication. ..
С этой целью в дискретный умножитель частоты, содержащий коммутатор , сигнальный вход которого соединен с шиной опорной частоты,первый управл ющий -вход подключен через первый формирователь импульсов ко входу умножаемой частоты, а первый выход соединен с входом блокс управлени ,.подключенного первым выходом ко входам обнулени двух регистров пам ти, вторым выходом - к первым входам элементов И, первой и второй групп, а третьим выходом - :;к установочным входам первого счетчика и делител частоты и второму управл ющему входу коммутатора, соединенного вторым выходом со счетным . входом делител частоты, кодовый выход которого подключен ко второму входу элементов И первой группы, соединенных выходом с информационным входом первого регистра пам ти,подключенного выходами разр дов к соответствующим управл ющим входам цифроуправл емой линии задержки, а кодовый выход первого счетчика, соединенного счетным входом с выходом переполнени делител частоты,подключен ко второму входу элементов И второй группы, соединенной выходом с ин(1юрмационным входом второго регастра пам ти, выход которого подключен к первому входу элементов И третьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика,подключенного кодовым входом к выходу элементов И третьей группы, дополнительно введены коммутатор, элемен задержки, элемент ИЛИ и выходной формирователь, подключенный входом к первому входу элемента ИЛИ,пер)зому управл ющему входу дополнительного коммутатора и выходу цифроуправл емой линии задержки, соединенной сигнальным входом с первым выходом дополнительного коммутатора, второй выход которого подключен к c4eTHOtiy входу второго счетчика и второму входу элемента ИЛИ, соединенногоFor this purpose, a discrete frequency multiplier containing a switch, the signal input of which is connected to the reference frequency bus, the first control input, is connected via the first pulse shaper to the input of the frequency to be multiplied, and the first output is connected to the input of the control unit connected to the inputs zeroing two memory registers, the second output - to the first inputs of the And elements, the first and second groups, and the third output -:; to the installation inputs of the first counter and frequency divider and the second control input of the switch connected to the second output with the counting. the input of the frequency divider, the code output of which is connected to the second input of the elements AND of the first group connected by the output to the information input of the first memory register connected by the bit outputs to the corresponding control inputs of the digital-controlled delay line, and the code output of the first counter connected by the counting input to the overflow output of the frequency divider is connected to the second input of the elements AND of the second group connected by the output to the input (the output input of the second memory regaster, the output of which is connected to the first the course of the elements of the third group connected by the second input through the second pulse shaper to the output of the second counter connected by a code input to the output of the elements AND of the third group, the switch, the delay element, the OR element and the output driver connected by the input to the first input of the OR element, per a) the control input of the additional switch and the output of the digital-controlled delay line connected by a signal input with the first output of the additional switch, the second output of which is connected to the c4eTHOtiy input of the second counter and the second input of the OR element connected
третьим входом с шиной запуска и подключенного выходом через элемент задержки к сигнальному входу дополнительного коммутатора,второй управл ющий вход которого соединен с выходом второго фopг шpoвaтeл импульсов .the third input with the start-up bus and the output connected via the delay element to the signal input of the additional switch, the second control input of which is connected to the output of the second trg of the pulse pulser.
Кроме того, Цифроуправл ема лини задержки содержит п элементов задержки, п элементов ИЛИ и две группы по п элементов И (где п - число разр дов управл ющего кода), причем выход каждого i-ro элемента ИЛИ (l$i:Sn), соединенного первым входом с вы-ходом i-ro элемента И первой группы и подключенного вторым входом через элемент задержки к выходу i-ro элемента И второй группы , соединен с первыми входами (i+l)-x элементов И первой и второй группы, подключенных вторыми входами к управл юии м входам цифроуправл емой линии задержки, причем первые входы первого и второго элементов И обеих групп соединены с сигнальным входом цифроуправл емой линии задержки , а выход п-го элемента ИЛИ подключен к выходу цифроуправл емой линии задержки.In addition, the Digital Controlled Delay Line contains n delay elements, n OR elements and two groups of n AND elements (where n is the number of bits of the control code), with the output of each i-element OR (l $ i: Sn) connected by the first input with the output of the i-ro element And the first group and connected by the second input through the delay element to the output of the i-ro element And the second group, connected to the first inputs (i + l) -x elements And the first and second groups connected the second inputs to the control and inputs of the digital-controlled delay line, the first inputs of the first and the second And elements of both groups are connected to the signal input of the digitally controlled delay line, and the output of the nth element OR is connected to the output of the digitally controlled delay line.
На чертеже изображена блок-схема дискретного умножител частоты.The drawing shows a block diagram of a discrete frequency multiplier.
Устройство содержит делитель 1 частоты, коэффициент делени которого равен коэффициенту умножени К устройства, первый счетчик 2, первый 3 и второй 4 формирователи импульсов, выходной формирователь 5, второй счетчик 6, первый 7 и второй 8 регистры пам ти, первую 9, вторую 10 и третью 11 группы элементов И, блок 12 управлени , цифроуправл еглую линию 13 задержки, основной 14 и дополнительный 15 рсоммутатор, элемент 16 ИЛИ, элемент 17 задержки,The device contains a frequency divider 1, the division factor of which is equal to the device multiplication factor K, the first counter 2, the first 3 and second 4 pulse shapers, the output shaper 5, the second counter 6, the first 7 and the second 8 memory registers, the first 9, the second 10 and the third 11 groups of elements AND, the control unit 12, digitally directing its 13 delay line 13, the main 14 and an additional 15 switch, the element 16 OR, the delay element 17,
Цифроуправл ема лини 13 задержки содержит элементы 18 ИЛИ,элементы 19 задержки, элементы 20 И первой группы и элементы 21 И второй группыThe digital delay line 13 contains the elements 18 OR, the delay elements 19, the elements 20 AND of the first group and the elements 21 AND of the second group
Устройство работает следующим образом.The device works as follows.
Каждый входной импульс умножаемо частоты f. через первый формирователь 3 поступает на первый управл юи№1й вход коммутатора 14 и переключает его в такое состо ние, при котором импульсы опорной частоты СП) поступающие на сигнальный вход коммутатора, проход т только через его Первый выход на вход блока 12 управлени . За врем поступлени в блок 12 импульсов fon в этом блоке вырабатываютс последовательно три сигнёша, первый из которых обнул ет регистры 7 и 8, второй сигнал, снимаемый со второго выхода блока 12, поступает на первые входы групп элементов И 9 и 10, осуществл пернос пр мого кода из делител 1 частоты в регистр 7 пам ти и переносEach input pulse is multiplied by frequency f. through the first driver 3, it enters the first control unit and the 1st input of the switch 14 and switches it to a state in which the reference frequency pulses SP) coming to the signal input of the switch pass only through its first output to the input of the control unit 12. During the arrival time in block 12, fon pulses in this block produce three signals in succession, the first of which flushes registers 7 and 8, the second signal taken from the second output of block 12 enters the first inputs of groups of elements 9 and 10, making My code from the divider 1 frequency in the register 7 memory and transfer
обратного кода из счетчика 2 в регистр 8 пам ти. Третий .сигнал, снимаемый с третьего выхода блока 12 устанавливает в счетчике 2 все разр ды (кроме младшего) в единичное состо ние и записывает в делитель 1 частоты число, равное количеству импульсов частоты ,-прошедших на вход блока 12. Одновременно третьим сигналом коммутатор 14 по второму управл ющему входу устанавливаетс в такое состо ние, при котором импульсы частоты проход т только через его второй выход на вход делител 1 частоты.return code from counter 2 to 8 memory registers. The third signal, removed from the third output of block 12, sets in counter 2 all bits (except the younger one) to the unit state and writes a number equal to the frequency pulses passed to the block 12 input to the frequency divider 1. At the same time, the third signal of the switch 14 the second control input is set to a state in which the frequency pulses pass only through its second output to the input of the frequency divider 1.
Импульсы с выхода делител 1, частота следовани которых равна fpp /К, поступают на счетный вход счетчика 2. За один период Tj следовани умножаемой частоты на вход счетчика 2 поступает число импульсов , равноеPulses from the output of divider 1, the frequency of which is equal to fpp / K, are sent to the counting input of counter 2. For one period Tj of the following multiplied frequency, the number of pulses equal to
N - ,N -,
где m - число импульсов частотыwhere m is the number of frequency pulses
fon)оставшихс в делителе 1 к концу периода Т() Тдг, - период следовани импульсов частоты.fon) remaining in the divider 1 by the end of the period T () Tdg, is the period of the pulse frequency.
Однако из-за установки в счетчике 2 предварительного кода в нем фиксируетс число, равное NX 2. Это число после поступлени очередного импульса частоты f% сигналом со второго выхода блока 12 переноситс в обратном коде в регистр 8 (т.е. в регистре пам ти 8 устанавливаетс дополнительный код числа ). Одновременно этим же сигнало с блока 12 из делител 1 частоты остаток от делител m переноситс в регистр 7 пам ти.However, due to the installation in the counter 2 of the pre-code, a number equal to NX 2 is recorded in it. This number after the next frequency pulse f% is received by the signal from the second output of block 12 is transferred in reverse code to register 8 (i.e. in memory register 8 sets the additional code number). At the same time, with the same signal from block 12 of frequency divider 1, the remainder of divider m is transferred to memory register 7.
Процесс умножени начинаетс с момента подачи импульса пуск по шине запуска устройства. Этот импульс (соответствующие св зи на блосхеме не. показаны) отпирает группу элементов 11 И, в результате чего дополнительный код числа считываетс из регистра 8 в счетчик 6. Этот же импульс пуск через элемент 16 ИЛИ поступает на вход элемента 17 задержки, имеющег-о врем задержки, равное Тдр. На выходе ЭЛемента 17 возникает последовательнос импульсов с частотой следовани (эти импульсы поступают со второго выхода дополнительного коммутатора 15 на счетный вход счетчика 6 и второй вход элемента 16 ИЛИ), При поступленйГи импульсов на выход счетчика 6 по витс сигнал переполнени , который через формирователь 4 поступает на второй вход группы элементов 11 И, осуществл повторную перепись дополнительного кода из регистра 8 в счетчик 6. Этот же сигнал с выхода фop o poвaтeл 4 поступает на второй управл ющий вход The multiplication process starts from the moment the pulse is applied, and starts on the device launch bus. This pulse (the corresponding connections on the blog are not. Shown) unlocks the group of elements 11 AND, as a result of which the additional code of the number is read from register 8 to the counter 6. This same pulse starts through element 16 OR enters the input of the delay element 17 having delay time equal to Tdr. At the output of the Element 17, a sequence of pulses occurs with a following frequency (these pulses come from the second output of the additional switch 15 to the counting input of counter 6 and the second input of element 16 OR). to the second input of a group of elements 11 I, having re-enumerated the additional code from register 8 to counter 6. The same signal from the output of the fop o of driver 4 is fed to the second control input
коммутатора 15, переключа его в такое положение, при котором импульсы , поступающие с выхода элемента 17 задержки на сигнальный вход этого коммутатора, проход т только на его первый выход, т.е. по вившийс ,на выходе элемента задержки импульс пройдет с первого выхода коммутатора 15 на сигнальный вход цифроуправл емой лини№- 13 задержки.the switch 15, switching it to a position in which the pulses coming from the output of the delay element 17 to the signal input of this switch pass only to its first output, i.e. At the output of the delay element, a pulse passes from the first output of the switch 15 to the signal input of the digital-controlled line # - 13 delay.
В зависимости от состо ни разр 0 дов регистра 7 пам ти (пр мые и инверсные выходы которых соединены с управл ющим входами линии 13 задержки ) импульс будет поступать последовательно на входы эле5 ментов 16 ИЛИ либочерез 1соответсавующие элементы 20 через соответствующие элементы 21 И и элементы 19 задержки.Depending on the state of the bit size of the memory register 7 (the direct and inverse outputs of which are connected to the control inputs of the delay line 13), the pulse will be fed to the inputs of the elements 16 OR or the corresponding elements 20 through the corresponding elements 21 and elements 19 delays.
Врем задержки t в линии 13 опре0 дел етс соотношениемThe delay time t on line 13 is defined by
-|рл,- | rl,
где р - разр дна цифра управл ющего кода, принимающа знаОwhere p is the digit of the control code, the receiving symbol
чениеreading
илиor
5five
t - - врем задержки, соответствующее весу разр да.t - is the delay time corresponding to the weight of the discharge.
Минимальна величина задержки элементов 19 выбираетс равной и соответствует единичному состо 0 нию младшего разр да регистра 7The minimum value of the delay of the elements 19 is chosen equal and corresponds to a single state 0 of the youngest register register 7
(далее -Ьй. (further th
и т.д). etc).
Таким образом, если остаточное число в делителе 1 равно т, то импульс на выходе линии 13 относительно ее сигнального входа по витс Thus, if the residual number in divider 1 is equal to t, then the pulse at the output of line 13 relative to its signal input is
С задержкой -- Этот импульс переключает по первому управл ющему, входу коммутатор 15 в исходное состо ние (при котором импульсы проход т только на второй выход этого коммутатора) и проходит через элемент 16 ИЛИ на вход элемента 17 задержки,дальнейша работа устройства происходит аналогично описанному выше.With delay - This impulse switches over the first control input switch 15 to its initial state (in which the pulses pass only to the second output of this switch) and passes through element 16 OR to the input of delay element 17, further operation of the device occurs as described above.
Период повторени .импульсов на выходе выходного формировател 5 равенThe repetition period of the pulses at the output of the output driver 5 is equal to
Т н Т -- To tv Iaa-IkT n T - To tv Iaa-Ik
выУ. %оп к КТ„„ К. кyou % op to CT „„ K. to
onon
илиor
ъь.- Предлагаемое устройство позвол ет повысить точность умножени за счет b.– the proposed device allows to increase the multiplication accuracy by
5 уменьшени погрешности от неравномерности следовани импульсов выходной последовательности до возможного дл дискретных умножителей предела. Эта погрешность рэвна 1 - при ус0 ловии, что погрешность заполнени делител 1 составл ет ± один импульс опорной частоты.5 reduce the error from the non-uniformity of the pulse sequence of the output sequence to the limit possible for discrete multipliers. This error is equal to 1 - under the condition that the filling error of divider 1 is ± one pulse of the reference frequency.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772552193A SU736099A1 (en) | 1977-12-08 | 1977-12-08 | Discrete frequency multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772552193A SU736099A1 (en) | 1977-12-08 | 1977-12-08 | Discrete frequency multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
SU736099A1 true SU736099A1 (en) | 1980-05-25 |
Family
ID=20736815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772552193A SU736099A1 (en) | 1977-12-08 | 1977-12-08 | Discrete frequency multiplier |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU736099A1 (en) |
-
1977
- 1977-12-08 SU SU772552193A patent/SU736099A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU736099A1 (en) | Discrete frequency multiplier | |
SU1034146A1 (en) | Digital pulse repetition frequency multiplier | |
SU1427370A1 (en) | Signature analyser | |
SU1267618A1 (en) | Adaptive multichannel tracking analog-to-digital converter | |
SU978098A1 (en) | Time interval converter | |
SU788104A1 (en) | Gray code-to-parallel binary code converter | |
SU807286A1 (en) | Device for counting time intervals | |
SU1064476A1 (en) | Pulse repetition frequency multiplier | |
SU840878A1 (en) | Binary-coded decimal "12222" code- to-serial code converter | |
SU945971A1 (en) | Pulse shaper | |
SU1130858A1 (en) | Translator from binary code to binary-coded decimal code | |
SU1107136A1 (en) | Digital function generator | |
SU1571612A1 (en) | Digit correlator of signals of different doppler frequency | |
SU1247773A1 (en) | Device for measuring frequency | |
SU687590A1 (en) | Interval-to-code converter | |
SU949786A1 (en) | Pulse train generator | |
SU824419A2 (en) | Device for multiplying periodic pulse repetition frequency | |
SU911525A1 (en) | Frequency dividing device | |
SU930223A1 (en) | Time interval meter | |
SU807322A1 (en) | Frequency multiplier | |
SU756632A1 (en) | Binary code-to-time interval converter | |
SU845290A1 (en) | Pulse repetition frequency multiplier | |
SU570053A1 (en) | Divider | |
SU1034174A1 (en) | Vernier code/time interval converter | |
SU679984A1 (en) | Shift register control unit |