SU732841A1 - Line interface - Google Patents

Description

1one

Изобретение относитс .к вычи лительной технике и может быть использовано при проектировании цифровых интегральных схем.The invention relates to computing technology and can be used in the design of digital integrated circuits.

Известен магистральный элемент, используемый в интегральных схемах. Он предназначен дл  работы на внешнюю магистраль и содержит формирователь логического уровн ,выход которого соединен с выходом магистрального элемента и схему управлени , выход .которой подключен ко входу формировател  логического уровн ,а входы к информационной шине и шине управлени  выдачей информации .Known trunk element used in integrated circuits. It is intended for operation on an external highway and contains a logic level driver, the output of which is connected to the output of the trunk element and a control circuit, the output of which is connected to the input of the logic level generator, and the inputs to the information bus and information output control bus.

По технической сущности наиболее (близким к предлагаемому  вл етс  блок согласовани  с магистралью, содержащий формирователь логического уровн , элементы НЕ, И-НЕ, КЛИНЕ , информационную шину, подк.точенную к первым входам первых элементов И-НЕ и ИЛИ-НЕ, шина управлени  блока подключена ко второму входу первого элемента И-НЕ, и через первый элемент НЕ ко второму входу первого элемента ИЛИ-НЕ, выход которого подключен к первому входу фор .мировател  логического уровн .Technically the most (closest to the proposed is a trunk matching unit containing a logic level driver, elements NOT, AND-NOT, WEDGE, information bus, reference to the first inputs of the first elements AND-NOT and OR-NOT, control bus the block is connected to the second input of the first NAND element, and through the first element NOT to the second input of the first OR element, the output of which is connected to the first input of the logic level level generator.

Логика работы блока согласовани  с магистралью может быть представлена следующим образом: Инф.Строб.Вых.И-НЕ Вых.ИЛИ-НЕ Вых.М.ЭThe logic of the block matching with the trunk can be represented as follows: Inf.Strobe.Vyh.I-NOT EXIT.OR-NOT Exit.M.E

X О 1 ОX O 1 O

1 о1 o

1one

оabout

оabout

ОABOUT

10ten

ФоЕ 1ирование на сигнальной шине строб (на которой формируетс  сигнал выдачи информации) уровн  логического О соответствует формированию на выходе магистрального элементаFoE 1 on the signal bus strobe (on which the information output signal is formed) the logical level O corresponds to the formation of the output element on the bus

5 неопределенного уровн  (-). При формировании на сигнальной шине Строб уровн  логической 1 на выходе магистрального блока формируетс  логический уровень, соответствующий поступающей информации.5 undefined level (-). When forming on the signal bus a level strobe logical 1 at the output of the trunk unit, a logical level is formed corresponding to the incoming information.

При организации магистральной структура состо ние Отключено должно соответствовать уровню логического 25 о, при этом любой выходной блокWhen organizing the trunk structure, the Off state must correspond to a logic level of 25 o, with any output block

этой магистрали должен иметь возможность установить на магистрали уровень логической 1.This highway must be able to establish a logical level 1 on the highway.

В известном магистральном элементе состо ние Отключено соответствует неопределенному логическому уровню, а уровень логического О активный и не позвол ет установить извне уровень логической 1.In a known trunk element, the Disabled state corresponds to an indeterminate logical level, and the logical level O is active and does not allow an externally set logical level 1.

Врем  восстановлени  уровн  логического О в этом блоке после выдачи логической 1 существенно в€1лик Это определ етс  тем, что к выходу блока подключен высокоомный резисто обеспечивающий формирование на выходе в состо ние Отключено уровн  логического о. Поэтому при переключении блока с уровн  логической 1 в состо ние Отключено (доопредел етс  до уровн  логического о) требуетс  существенное врем .The recovery time of the logic level O in this block after the output of the logic 1 is substantially equal to € 1. This is determined by the fact that a high-resistance resistor is connected to the output of the block that forms the output level to the Disabled state of the logic level. Therefore, when switching a block from a logical 1 level to the Disabled state (it is determined to the logical o level), a considerable time is required.

Цель изобретени  - повышение надежности и б лстродействи .The purpose of the invention is to increase reliability and performance.

Цель достигаетс  тем, что блок согласовани  с магистралью содержит элемент И и триггер, первый входThe goal is achieved in that the matching block with the trunk contains an AND element and a trigger, the first input

которого  вл етс  выходом блока, второй вход подключен к шине управлени , выход триггера и шина управлени  подключены соответственно к первому и второму входу второго элемента ИЛИ-НЕ, выход которого подклю:Чен к первому входу второго элемента И-НЕ, второй вход которого через второй элемент НЕ подключен к выход 0лока согласовани , входы элемента И подключены соответственно к выходам первого и второго элементов И-НЕ, выход элемента И подключен ко второму входу формировател  логического уровн , а формирователь логического уровн  содержит два р-каналных транзистора и один п-кангшьный ,МДП транзистор, стоки которых подключены к выходу формировател  логического уровн , истоки двух р-каналных МДП транзисторов подключены к ,шине питани , сток п-канального МДП .транзистора подключен к шине нулевого потенциала, затвор - к первому входу формировател  логического уровн , затвор первого р-канального МДП транзистора подключен ко второму входу формировател  логического уровн , затвор второго р-канального транзистора подключен к шине нулевого потенциала.which is the output of the block, the second input is connected to the control bus, the trigger output and the control bus are connected respectively to the first and second input of the second OR-NOT element, the output of which is connected to: Chen to the first input of the second AND-NOT element, the second input of which is through the second the element is NOT connected to the output of the matching unit, the inputs of the AND element are connected respectively to the outputs of the first and second elements of the NAND, the output of the AND element is connected to the second input of the logic level generator, and the logic level generator contains t two p-channel transistors and one p-kangshny, MDP transistor, the drains of which are connected to the output of the logic level generator, the sources of two p-channel MDP transistors are connected to, the power bus, the drain of the n-channel MDP. transistor is connected to the bus of zero potential, the gate is connected to the first input of the logic level generator, the gate of the first p-channel MOS transistor is connected to the second input of the logic level generator, the gate of the second p-channel transistor is connected to the zero potential bus.

Триггер предназначен Дл  запоминани  импульса выдачи информации под действием уровн  логической 1 с выхода блока и сигнала с выхода триггера на одном входе формировател  внешнего логического уровн  устанавливаетс  сигнал обеспечивающий формирование на выходе магистрального элемента уровн  логического 0. После установлени  на выходе блока уровн  логического О триггер сбрасываетс  и выходной элемент отключаетс .The trigger is designed to memorize the information output pulse under the action of logic level 1 from the output of the block and the signal from the trigger output to one input of the external logic level generator, a signal is set to ensure that the logic level 0 is formed at the output of the main element. output element is disabled.

На фиг.1 представлена функциональна  схема магистрального элемента; на фиг.2 - принципиальна  схема формировател  выходного угхзвн .Figure 1 shows the functional diagram of the trunk element; FIG. 2 is a schematic diagram of the output driver.

Магистральный элемент содержит информационную шину 1 , шины .2 управлени , элементы НЕ 3 и 4, элементы И-НЕ 5 и 6, элементы ИЛИ 7 и 8, элемент И 9, триггер 10, формирователь 11 выходного уровн , входы J 2 и 13 формировател-  выходjHoro уровн , выход 14 блока согласовани  с магистралью, р-канальный МДП транзистор 15, п-каиальный транзистор 16, р-канальный МДП транзистор 17.The main element contains information bus 1, control bus .2, elements NOT 3 and 4, elements AND-NOT 5 and 6, elements OR 7 and 8, element 9, trigger 10, output level driver 11, input of J 2 and 13 - jHoro level output, output 14 of the matching unit with the highway, p-channel MOS transistor 15, p-ka transistor 16, p-channel MDP transistor 17.

Вход 12 формировател  11 подклю5 чей к затвору транзистора 15, а вход 13 к затвору транзистора 16. Стоки транзисторов 15, 16 и 17 объединены и образуют выход 14 магистрального элемента.The input 12 of the imaging unit 11 is connected to the gate of the transistor 15, and the input 13 to the gate of the transistor 16. The drains of the transistors 15, 16 and 17 are combined and form the output 14 of the main element.

Рассмотрим выдачу информации,Consider the release of information

соответствующую выдаче логического Оcorresponding to the output logical o

(высокий уровень потенциала на выходе 14 блока согласовани  с магистралью ) и логической 1 (низкий уровень сигнала на выходе 14).(high potential at output 14 of the matching unit with the trunk) and logical 1 (low signal at output 14).

5 Выдаче логического О соответствует возбуждение элемента И-НЕ 5, формирование на его выходе логического 0. На выходе элемента И 9 формируетс  уровень логического О, котоQ рый поступает на вход 12 формировател  11. Включаетс  р-канальный транзистор 15 и на выходе 14 формируетс  уровень логического 0. Когда на вход 2 не поступает стробирующий5 The output of the logical O corresponds to the excitation of the element AND-NOT 5, the formation at its output of a logical 0. At the output of the element 9, a level of logical O is formed, which is fed to the input 12 of the driver 11. The p-channel transistor 15 turns on and the output 14 forms the level logical 0. When gating does not arrive at input 2

сигнал, транзистор 15 отмечаетс  и на выходе 14 блока согласовани  с магистралью поддерживаетс  уровень логического О за счет посто нно включенного высокоомного транзистора 17. Все остальные элементы блока в режиме выдачи логического О не работают. При выдаче логической 1 на выходе элемента ИЛИНЕ 8 формируетс  уровень логической 1, который поступает на вход the signal, the transistor 15 is noted and the output 14 of the trunk matching unit maintains the logic level O due to the permanently connected high-resistance transistor 17. All other block elements in the output mode of the logic O do not work. When issuing a logical 1 at the output of the element ILINE 8, a level of logical 1 is formed, which is fed to the input

5 13 формировател  11, включаетс 5 13 formers 11, included

п-канальный транзистор 16 и на выходе 14 формируетс  уровень логической 1. Триггер 10 переключаетс  И формирует на своем выходе логичесQ кий 0. После окончани  выдачи информации (на вход 2 поступает уровень логического 0) элемент И-НЕ 7 формирует на своем выходе уровень логической 1. На выходе элемента НЕ 4 уровень логической 1. Возбуждаютс  элементы И-НЕ 6, И 9, р-канальный транзистор 15 соответственно.The n-channel transistor 16 and the output 14 form a logic level 1. The trigger 10 switches and generates a logic 0 at its output. After the output of the information (input 2 receives a logic level 0), the AND-NE element 7 forms a logic level at its output 1. At the output of an element of the NO 4 logical level 1. The elements of the AND-NOT 6, and 9, p-channel transistor 15 are excited, respectively.

Транзистор 15 открыт до тех пор, пока на выходе 14 не сформируетс  уровень логического 0. Это обеспечиваетс  обратной св зью через элемент НЕ 4, элемент И-НЕ 6 и элемент И 9, транзистор 15 отключаетс . Уровень логического О на выходе 14 поддерживаетс  высокоомным транзистором 17.The transistor 15 is open until a logic level 0 is formed at the output 14. This is provided by feedback through the NOT 4 element, the AND-NE 6 element and the AND 9 element, the transistor 15 is turned off. The logic level O at the output 14 is maintained by the high impedance transistor 17.

Claims (2)

5 Триггер 10 сбрасываетс  уровнем логического О сформированным на вы де 14. Если на выходе 14 формируетс  ур вень логической 1 каким-либо другим элементом (на чертеже не показан), объединенным по выходу с данным, то транзистор 15 не включаетс  в рассмотренном блоке согласовани , так как триггер 10 сброшен и на выходе Элемента ИЛИ-НЕ 7 поддерживаетс  уровень логической 0. Формула изобретени  1, Блок согласовани  с магистрал содержащий формирователь логического уровн , элементы НЕ, И-НЕ, ИЛИ-НЕ, информационную шину,подключенную к первым входам первых элементов И-НЕ и ИЛИ-НЕ, шина управлени  блока подключена ко второму входу первого элемента И-НЕ и через первый элемент НЕ ко второму входу первого элемента ИЛИ-НЕ, выход кото рого подключен к первому входу формировател  логического уровн , от личающийс  тем, что, с целью повышени  надежности и быстро действи  блока согласовани , он содержит элемент И и триггер, первый вход которого  вл етс  выходом блок второй вход подключен к шине управлени , выход триггера и шина управлени  подключены соответственно к первому и второму входу второго элемента ИЛИ-НЁ, выход которого подключен к первому входу второго элемента И-НЕ, второй вход которого через второй элемент НЕ подключен к выходу блока согласовани  (входы элемента И подключены соответственно к выходам первого и второго элементов И-НЕ, выход элемента И подключен ко второму входу формировател  логического уровн ). 5 The trigger 10 is reset by the logic level O formed at output 14. If the output of 14 produces the level of logical 1 by some other element (not shown) combined with the output of this, then the transistor 15 is not included in the considered matching unit, since the trigger 10 is reset and the output of the Element OR NOT 7 is supported by the logic level 0. Formula 1, the block matching with the trunk containing the logic level generator, the elements NOT, AND-NOT, OR-NOT, the information bus connected to the first inputs of the first x elements of NAND and NOR, the block control bus is connected to the second input of the first NAND element and through the first element is NOT to the second input of the first OR element, the output of which is connected to the first input of the logic level generator, that, in order to improve the reliability and fast operation of the matching unit, it contains an And element and a trigger, the first input of which is the output of the second input unit connected to the control bus, the trigger output and the control bus are connected respectively to the first and second inputs of the second an OR-NL element whose output is connected to the first input of the second NAND element, whose second input is NOT connected to the output of the matching unit through the second element (the inputs of the AND element are connected respectively to the outputs of the first and second elements of the NAND, the output of the AND element is connected to the second input of the logic level driver). 2. Блок ПОП.1, о тли ч а.юЩ и и с   тем, что формирователь логического уровн  содержит два р-канальных МДП транзистора и один п-канальный МДП транзистор, стоки которых подключены к выходу формировател  логического уровн , истоки двух р-канальных МДП транзисторов подключены к шине питани , сток п-канального МДП транзистора подключен к шине нулевого потенциала, затвор - к первому йходу формировател  логического уровн , затвор первого р-канального МДП транзистора подключен ко второму входу формировател  логического уровн , затвор второго р-канального МДП транзистора подключен к шине нулевого потенциа.па. 2. The POP.1 block, about aphids and the fact that the logic level shaper contains two p-channel MDP transistors and one n-channel MDP transistor, whose drains are connected to the output of the logic level shaper, the sources of two p- channel MOS transistors are connected to the power bus, the drain of the n-channel MDP transistor is connected to the zero potential bus, the gate is connected to the first input of the logic level generator, the gate of the first p-channel MIS transistor is connected to the second input of the logic level generator, the second p-gate tional TIR transistor is connected to the bus potentsia.pa zero. пP && // L..L .. xij/ Hf ixij / Hf i (3v(3v JzJz ww VV ..I..I II