Изобретение относитс к области автоматики и вьиислительной тахники и может быть использовано дл сравнени двоичных чисел, представленных последовательным кодом. Известно устройство дл сравнени кодов двух чисел, представленных последовательными кодами, содержащее эпементы И, ИЛИ и триггер Щ. Однако такое устройство позвол ет сравнивать только два числа. Наиболее близким техническим рещег нием к изобретению вл етс устройство содержащее п узлов, сравнени , элемент И-НЕ, полусумматор и регистр, причем выходы всех узлов сравнени соединены со входами элемента И-НЕ 3. Недостатком этого устройства вл етс невысока скорость вьтолнени операции сравнени . Целью изобретени вл етс повышение быстродействи устройства. Эта цель достигаетс тем, что в пред ложенном устройстве информационные ахо ды каждого узла сравнени соединены с. входными шинами устройства, первые и вторые управл ющие входы узлов сравнени подключены к первой и второй управл ющим шинамустройства, а входы синхронизации - к шине тактовьгх сигналов. Выход элемента И-НЕ соединен с третьими управл ющими входами узлов сравнени и с первым и вторым входами полусумматора , выход которого подключен к информационному входу регистра, вход синхронизации которого соединен с шиной тактовых сигналов, а вход установки в нулевое состо ние - со второй управл ющей шиной. Третий и четвертый входы : полусумматора подключены к первой управл ющей шине. Каждый узел сравне ни СОСТОИТ из полусумматора, злеманта запрета, D -триггера, элемента И-НЕ. В каждом узле, сравнени первый и второй входы полусумматора соединены с информационным входом, третий и четвертый аходы полусумматора подключены к первому управл ющему входу, а выход The invention relates to the field of automation and a demanding tachniki and can be used to compare binary numbers represented by a sequential code. A device is known for comparing codes of two numbers represented by successive codes, containing the AND, OR and E & A trigger. However, such a device allows only two numbers to be compared. The closest technical solution to the invention is a device containing n nodes, a comparison, an NAND element, a half adder and a register, and the outputs of all comparison nodes are connected to the inputs of the NAND element 3. The disadvantage of this device is the low speed of the comparison operation. The aim of the invention is to improve the speed of the device. This goal is achieved by the fact that, in the proposed device, the informational responses of each comparison node are connected to. the device input buses, the first and second control inputs of the comparison nodes are connected to the first and second control devices, and the synchronization inputs are connected to the clock signal bus. The output of the NAND element is connected to the third control inputs of the comparison nodes and to the first and second inputs of the half adder, the output of which is connected to the information input of the register, the synchronization input of which is connected to the clock signal bus, and the setting input to the zero state by bus. The third and fourth inputs: the half adder are connected to the first control bus. Compared to each node, it does not consist of a half-adder, a ban banner, a D-trigger, an AND-NOT element. At each node, the first and second inputs of the half-adder are connected to the information input, the third and fourth inputs of the half-adder are connected to the first control input, and the output
В:Ц:« :лХ«м,1Й1 :и:Й«. I 72 ко входу управпени элемента запрета и к первомувходу элемента И-НЕ, выход которого соединен с выходом узла сравнени , первый информационный вход элемента запрета соединен с третьим ; управл ющим входом узла сравнени , а выход - с информационным аходом D -три гера, вход синхронизации которого под клйчен ко входу синхронизации узла срав ненй вход установки в нулевое состо ние D -триггера соединен со вторым управ л ющим входом, а выход - со вторым информационным аходом элемента эапре та и со вторым входом элемента И-НЕ, Функциональна схема устройства изображейа на чертеже,, Устройство содержит п узлов сравн ни 1. - 1, элемент И-НЕ 2, полусумматор 3, регистр 4, Каждый узел сравйени состоит из --полусумматора 5, элемента запрета 0, D -триггера 7 и элемента И-НЕ S. Устройство имеет информационные шины 9 -, 9, управл ющие щины 10, 11 и шину тактовых сигналов 12, Устройство работает следующим обра зом, В режиме определени Hangjonbjuero числа на управл ющую шину 10 подаетс высокий потенциал. На выходах всех D -триггеров 7 и регистра 4 по сигн лу на управл ющей шине устанавливаетс высокий потенциал. После этого на вход устройства подаютс последовательные коды чисел, синхронизируемые тактовыми импульсами, старшими разр дами впе ред по информационным щинам 9г В каждом такте на выходах полусумматора 5 по вл5потс значени i -го разр да соответствующих чисел. Они поступают на входы соответствующих элементов запрета 6 и элементов И-НЕ 8 каждого узла сравнени . Если в первом TiaKTe значение старшего разр да всех чисел равно нулю, то на выходах всех элем;ентов И-НЕ 8 по вл ютс единицы, а на выходах элементов И-НЕ 2 - нулевой сигнал1 закрывающий элементы запрета 6, В этом случае t геры 7 не измен5пот своего состо ни , а в регистр 4 через полусумматор 3 в старший разр д запйсьгоаетс нуль. Если в первом такте значение старцгего разр да всех чисел не равно нулю, то на выходе элемента И-НЕ 2 по вл етс единичный потенциал. При этом единицы по вл ютс на тех выходах элементов запрета, на входах которых в данном 4 такте имеютс нули. При этом переключаютс в нулевое состо ние соответствующие t) -триггеры 7 по заднему фронту тактового импульса и нулевой сигнал с их выходов поступает на входы соответствующи-х ,элементов запрета б и элементов И-НЕ 8. При этом на выходах этах элементов запрета б во всех последующих тактах будут йули, а на выходах элементов И-НЕ. 8- - единицы, С выхода элемента 2 единица через полусумматор 3 записываетс в старший разр д регистра 4,; . В следу1ощем такте если значение второго разр да все.х чисел, соответстВующие триггеры которых остались в исходном состо нии, равны нулю, на выходе элемента И-НЕ 2 по вл етс нулевой потенциал, и в регистр 4 на второй разр д наибольщего числа записываетс нуль. Если же значение второго разр да всех чисел, соответствующие триггеры которых остались в исходном состо нии, не равны нулю, то в нулевое состо ние переключаютс те В -триггеры, на входах соответствующих им элементов, запрета б которых имеютс нули, . Едйничньй потенциал с выхода элемента И-НЕ 2 через полусумматор 3 записываетс во второй разр д регистра 4, В последующих тактах устройство работает аналогично. В каждом акте при равенстве i -го разр да всех чисел нулю в регистр 4 записьюаетс Нуль. В противном случае в регистр 4 записьшаетс единица,и переключа10тс в нулевое состо ние те D-трир геры , в -ых разр дах соответствующих им чисел которых имеютс нули, В следующих тактах с выходов элементов И-НЕ 4, соответствующих этим числам, поступают нули, В результате после поступлени на устройство младшкх разр дов сравниваемых. Чисел в регистре 4 содержитс наибольшее число, В режиме определени наименьшего числа на управл ющую шину 10 подаетс низкий потенциал. При этом на выходах полусумматоров 5 будут инверсные коды сравниваемых чисел. Наибольшее . из них в действительности вл етс наименьшим. При записи в регистр 4 оно инвертиру втс с помощью полусумматора 3, В результате в регистре 4 содержитс наименьшее число. При равенстве вс@к чисепВ -триггеры 7 остаютс в первоначальном состо нии, поэтому дл определени . равенства достаточно выходыQ: Z: ": lH" m, 1Y1: and: Y ". I 72 to the control input of the prohibition element and to the first input of the NAND element, the output of which is connected to the output of the comparison node, the first information input of the prohibition element is connected to the third; the control input of the comparison node, and the output - with the information output D - three, the synchronization input of which is connected to the second control input under the second synchronization input and compared to the second control input information entry of the element and with the second input of the element NAND, Functional diagram of the device shown in the drawing ,, The device contains n nodes of comparison 1. - 1, element NAND 2, half-adder 3, register 4, Each comparison node consists of - semi-adder 5, prohibition element 0, D-trigger 7 and the N-S element. The device has information buses 9–, 9, control bus 10, 11, and clock bus 12, the device works as follows, In the Hangjonbjuero definition mode, the control bus 10 high potential is given. At the outputs of all D-triggers 7 and register 4, a high potential is established on the control bus. After that, consecutive codes of numbers are synchronized to the device input, synchronized by clock pulses, the leading bits forward along information lines 9g. Each clock cycle at the outputs of the half-adder 5 corresponds to the value of the i -th bit of the corresponding numbers. They are fed to the inputs of the corresponding prohibition elements 6 and the elements of NAND 8 of each comparison node. If in the first TiaKTe the value of the highest bit of all numbers is zero, then at the outputs of all the elements; AND-NOT 8 units appear, and at the outputs of the elements AND-NOT 2 there is a zero signal1 closing prohibition elements 6, In this case t 7 does not change its condition, and register 4 through the half adder 3, the zero bit is written to the high bit. If in the first cycle the value of the old bit of all the numbers is not zero, then the unit potential appears at the output of the AND-NOT 2 element. In this case, the units appear at those outputs of the prohibition elements at the inputs of which in this 4 clock cycle there are zeros. In this case, the corresponding t) triggers 7 are switched to the zero state by the falling edge of the clock pulse, and the zero signal from their outputs goes to the inputs of the corresponding, prohibition elements b and I-NOT elements 8. In this case, the outputs of the prohibition elements b all subsequent bars will be yuli, and at the outputs of the AND-NOT elements. 8- - units, From the output of element 2, the unit through the half-adder 3 is written to the high bit of register 4 ,; . In the next clock cycle, if the value of the second bit of all numbers, the corresponding triggers of which remained in the initial state, are zero, zero output appears at the output of the AND-NOT 2 element, and zero is written to register 4 for the second bit of the largest number . If the value of the second bit of all numbers, the corresponding triggers of which remained in the initial state, are not equal to zero, then those B triggers switch to the zero state, at the inputs of the corresponding elements whose prohibition has zeros,. The unit potential from the output of the AND-NOT 2 element through the half-adder 3 is recorded in the second register bit 4. In the subsequent cycles, the device operates in the same way. In each act, if the i-th bit of all numbers is equal to zero, register 4 is written Zero. Otherwise, unit 4 is written to register 4, and those D-triggers are switched to the zero state, in the second bits of the corresponding numbers of which are zeros. In the next clock cycles from the outputs of the AND-HE elements 4 corresponding to these numbers, As a result, after entering the device, the lower-order bits are compared. The numbers in register 4 contain the largest number. In the mode of determining the smallest number, a low potential is applied to the control bus 10. In this case, at the outputs of half adders 5 there will be inverse codes of the compared numbers. The greatest. of these, in fact, is the smallest. When writing to register 4, it inverts vts with the help of half-adder 3. As a result, register 4 contains the smallest number. In case of equality of all @ to κ, the T-triggers 7 remain in their original state, therefore for determination. equality enough outs
D -триггеров 7 подключить на CKet совпадени .D-triggers 7 connect on CKet match.
Использование устройства позвол ет повысить быстродействие операции сравнени п чисел за счет параллельного вьшблнени сравнени в каждой канале.The use of the device allows to increase the speed of the operation of comparing n numbers due to parallel comparison comparison in each channel.