SU725258A1 - Cyclic phasing device - Google Patents

Description

1one

Изобретение относитс  к техникесв зи и может использоватьс  в дуплексных системах передачи информацииThe invention relates to technical communications and can be used in duplex information transmission systems.

Известно устройство циклового фазировани , содержащее посладовательно соединенные регистр сдвига, коммутатор, регистр с обратными св з ми, блок сравнени  и блок управлени , выход которого подключен к другому входу коммутатора, причем выходы регистра сдвига подключены к вторым входам блока сравнени  1.A cyclic phasing device is known that contains a shift register, a switch, a register with feedback, a comparison unit and a control unit whose output is connected to another input of the switch, and the outputs of the shift register are connected to the second inputs of the comparison block 1.

Однако данное устройство.имеет невысокую точность фазировани .However, this device has a low phasing accuracy.

Дель изобретени  - повышение точности фазировани .The invention is to increase the accuracy of phasing.

Цель достигаетс  тем, что в устройство циклового фазировани , содержащее последовательно соединенные регистр сдвига, коммутатор, реестр с обратными св з ми, блок сравнени  и блок управлени , выход которого подключен к другому входу коммутатора , причем-ВЫХОДЫ регистра сДви.га подключены к вторьзм входам блока сравнени , введены два анализатора, два счетчика и дешифратор, выход котрого подключен соответственно /к входам сброс первого и BTOpof-o аналзатора и первого и второго счетчиковThe goal is achieved in that the cyclic phasing device containing serially connected shift register, switch, feedback register, comparator and control unit, the output of which is connected to another switch input, with the OUTPUTS of the shift register connected to the second inputs Comparison unit, two analyzers, two counters and a decoder are entered, the output of which is connected respectively to the reset inputs of the first and BTOpof-o analyzers and the first and second counters

выходы которых подключены к входам дешифратора, другие входы которого соединены с выходами регистра с обратными св з ми, другой выход которого через второй анализатор подключен К вторым вх(эдам блока управлени  третьи . входы которого соединены через йервый анализатор с другим выходом регист гй сдв ига, при этом , в торой выход блока управлени  подключен к входам первого и второго счетчиков третий выход блока управлени  подключен к другому входу первого счетчика , а четвертый выход соединен с третьим входом блока сравнени , другой выход дешифратора подключен к четвертому входу блока управлени , причем на другие входы первого и второго анализаторов и .вход регистра сдвига, подан входной сигнал.the outputs of which are connected to the inputs of the decoder, the other inputs of which are connected to the outputs of the register with feedback, the other output of which through the second analyzer is connected to the second input (edam of the third control unit. the inputs of which are connected via the first analyzer with another output In addition, in the second output of the control unit is connected to the inputs of the first and second meters the third output of the control unit is connected to another input of the first counter, and the fourth output is connected to the third input of the comparison unit, the other the course of the decoder is connected to the fourth input of the control unit, the input signal being fed to the other inputs of the first and second analyzers and the input of the shift register.

На чертеже представлена структурна  электрическа  схёЛа предложенног устройства.The drawing shows a structural electrical circuit of the proposed device.

Устройство циклового фазировани  содержит регистр 1 сдвига, коммутатор 2, регистр 3, с обратными св з м блок 4 сравнени , блок 5 управлени , анализаторы 6 и 7, счетчики 8 и 9, дешифратор 10, блок 11 управлени .The cyclic phasing device contains a shift register 1, a switch 2, a register 3, a feedback unit 4 comparison, a control unit 5, analyzers 6 and 7, counters 8 and 9, a decoder 10, a control unit 11.

Claims (1)

725258 генератор 12 рекуррентной последоват .ельнс сти и; счетчик 13 КдйклЬв. УстрОйств о ра6сУта%1Г с:;1ёйУ{ад и образом. По команде блок 11 управлени  уст навливаёт генератор 12 в заданное по жение и пропускает в канйл св зи вместо цикла длины п непрерывно пост пающей от абонента информации отрезо той же длины пр мой или инверсной р курренты, в зависимости от того, чт нужнопередать - комбинацию запро или ответную фазирующую комбинацию. Если в течение времени, которое задаетсй счетчиком 13, не поступает .сигнал о приеме ответной фазирующей комбинации, комбинацию запрос повтор ют. Приемiфазирующих комбинаций осущё-ствл етс  Следующим образсм . Поступающа  из канала св зи информаци  записываетс  в регистр 1 В отсутствии помех в канале св зи отрезок пр мой или инверсной рекуррентной последовательности длины m выдел етс  анализатором б, что говорит о том, что неискаженный отрезок рекурренты записан в регистре 1. При этом анализатор, б через, блок 5 управлени  дает коммутатору 2 команду о перезаписи числа из регистра 1 в регистр .3, кс торыйф ормирует из записанного в него отрезка рекуррентную последовательность. В первое положение устанавливаетс  счегчик 8 и запускаетс  счетчик 9. Как только анализатор 7 даст команду о совпадении п знаков з талонной последовательности блок сравнени  4 производит сравнение чисел, записанных в регистрах 1 и 3, и результатом своего сравнени  воздёйствует на блок 5 управлени . При заполнении счетчика 8 выдаетс  разрешение дешифратору 10 .на nbQnejyiier&bViP esi : p f- mT:a если при этом счетчик не успел сброситьс , и даетс  запрет коммутатору 2 на,перезапись чисел с регистра 1 в регистр 3 по команде анализатора б. При дешифрации последнегоотрезка рекуррен ты производитс  подстройка , устройства,ас блока 5управлени выдаютс  команды, управл ющие работой блока 11 управлени . В зависимости от того, приём пр мой или инверсной рекурренты осуществл етс  с разных выходов анализаторовб и 7, поступают сигналы на блок управлени  5, который в момент дешифрации посл,е него отрезка рекурренты формирует команды о приеме.комбинаций.зЖпрос или .фаза Второй.выход дешифратора 10 выдает сигнал сброса счетчиков 8 и 9 и анализатор б и 7, либо приподетройке устройства,, либо при возникновении необходимости нового поиска фазирующей.комбинации. Если блок 4 сравнени  при наличии сигналов анализаторов 6 и 7 выдает сигнал несовпадени  чисел, записанных в регистрах 1 и 3, и при этом счетчи.к 8 не заполнен, то счётчик 8 устанавливаетс  в первое положение , а счетчик 9 начинает отсчет заданного отрезка. При этом работа начинаетс  сначала. Таким образом, введение новых блоков и св зей между ними приводит к сокращению объема потер нной информации , повышению надежности фазировани  при группированных ошибках в канале св зи, уменьшению веро тности ложного фазировани , а, следовательно, к повышению достоверности передачи информации при работе с неуправл емыми источниками сообщений. Формула изобретени  , . Устройство циклового фазировани , содержащее последовательно соединенные регистр сдвига, коммутатор, регистр с обратными св з ми, блок сравнени , и блок управлени , выход которого подключен Кдругому входу коммутатора, причем выходы регистра -сдвига подключены к вторым входам блока сравнени , о т л и ч а ю щ е е с   тем, что, с целью повышени  точности фазировани , введены два анализатора, два счетчика и дешифратор , выход которого подключен соответственно к входам сброс первого и второго анализатора и первого и второго счётчиков, выходы которых подключены к входам дешифратора, другие входы которого соединены с выходами регистра с обратными св з ми , другой выход которого через второй анализатор подключен к вто рым входам блока управлени , третьи входыкоторого соединены через первый анализатор с другим выходом регистра сдвига, при этом второй выход блока управлени  подключен к. входам первого и второго счетчиков, третий выход блока управлени  подключен к другому входу первого . счетчика, а четвертый выход соединен с третьим входом блока сравнени  , другой выход дешифратора подключен к четвертому входу блока управлени , причем на другие входы первого и второго анализаторов и вход регистра сдвига подан входной сигнал. .. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 566377,кл. Н 04 L 7/02, 1975.725258 generator 12 of recurrent sequence and; counter 13 Cdc. Equipments about the size of% 1G with:; 1yyU {hell and image. Upon command, the control unit 11 installs the generator 12 into a predetermined position and transmits, instead of a cycle of length n, the information from the subscriber is continuously supplied from the subscriber with the same length of the direct or inverse routing, depending on what is needed - transfer or the response phasing combination. If, during the time specified by the counter 13, no signal is received to receive a response phasing combination, the combination of the request is repeated. Receiving iphasing combinations is accomplished by the following sample. Information coming from the communication channel is recorded in register 1 In the absence of interference in the communication channel, a segment of a direct or inverse recurrent sequence of length m is allocated by analyzer b, which indicates that the undistorted section of recurrence is recorded in register 1. In this case, the analyzer, b through, the control unit 5 instructs the switch 2 to rewrite the number from register 1 to register. 3, which forms a recurrent sequence from the segment written into it. Counter 8 is set to the first position and counter 9 is started. As soon as analyzer 7 gives a command to match n characters from the coupon sequence comparison unit 4 compares the numbers recorded in registers 1 and 3, and the result of its comparison affects unit 5 controls. When the counter 8 is filled, permission is obtained to the decoder 10. On the nbQnejyiier & bViP esi: p f-mT: a if the counter did not have time to be reset, and the switch 2 is prevented from overwriting the numbers from register 1 to register 3 by analyzer B. When decoding the last recurring section, an adjustment is made, the devices, and the instructions of the control unit 11 are issued to the control unit 5. Depending on whether direct or inverse recurrence is received from different analyzer outputs and 7, signals are sent to the control unit 5, which at the moment of decryption after it, the recurrent segment forms commands for receiving the combinations of WR or second. the output of the decoder 10 generates a reset signal counters 8 and 9 and the analyzer b and 7, or retrofitting the device, or when the need arises for a new search for the phasing combination. If the comparison block 4, in the presence of signals from the analyzers 6 and 7, generates a discrepancy signal of the numbers recorded in registers 1 and 3, and the counter is not filled to 8, then the counter 8 is set to the first position, and the counter 9 starts counting the specified segment. In this case, the work begins again. Thus, the introduction of new units and links between them leads to a reduction in the volume of lost information, an increase in the reliability of phasing with grouped errors in the communication channel, a decrease in the probability of false phasing, and, consequently, an increase in the reliability of information transmission when working with unmanaged sources of messages. Invention Formula. The cyclic phasing device, containing a serially connected shift register, a switch, a register with feedback, a comparison unit, and a control unit, the output of which is connected to a different input of the switch, with the outputs of the -shift register connected to the second inputs of the comparison unit, TL and h And in order to increase the accuracy of phasing, two analyzers, two counters and a decoder are introduced, the output of which is connected to the reset inputs of the first and second analyzers and the first and second counters, respectively, the outputs to They are connected to the inputs of the decoder, the other inputs of which are connected to the outputs of the register with feedbacks, the other output of which through the second analyzer is connected to the second inputs of the control unit, the third inputs of which are connected through the first analyzer to another output of the shift register, the second output of the unit control is connected to the inputs of the first and second meters, the third output of the control unit is connected to another input of the first. the counter, and the fourth output is connected to the third input of the comparator unit, another output of the decoder is connected to the fourth input of the control unit, the input signal being fed to the other inputs of the first and second analyzers and the shift register input. .. Sources of information taken into account during the examination 1. USSR author's certificate No. 566377, cl. H 04 L 7/02, 1975. i t- ---f--fr.-:isi. i t- --- f - fr .-: isi. L5JL5J ТT