SU717757A1 - Устройство дл сравнени чисел - Google Patents
Устройство дл сравнени чисел Download PDFInfo
- Publication number
- SU717757A1 SU717757A1 SU772519050A SU2519050A SU717757A1 SU 717757 A1 SU717757 A1 SU 717757A1 SU 772519050 A SU772519050 A SU 772519050A SU 2519050 A SU2519050 A SU 2519050A SU 717757 A1 SU717757 A1 SU 717757A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- numbers
- information
- bus
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ЧИСЕЛ
1
Изобретение относитс к области автоматики и вычислительной техники и может бьпъ использовано в инфор1 1ационно-измерительнь1х. системах сбора и обработки информации.
Известно устройство дл сравнени icdfloie чисел с некоторой допустимой погрешностыб, содержащее логические элементы ИЛИ, НЕ, входные элементы И первого и второго числа, соединенные с поразр дными элементами И-дешифратора несоответстви и с элемёнтай И анализирующей схемы 1.
Это устройство предназначено дл уменьшени избыточности информации при ее сжатии и рассчитано дл работы с числами, представленными в параллельном коде. Недостатком устройства вл етс его сложность.
Наиболее близким техническим решением к предложенному вл етс устройство дл qpa нени чисел, содержащее элементы И/И-НЕ,. И-ИЛИ/И-ИЛИ-НЕ, триггеры, причем перва входна шина соединена с первым входим первого элемента И/ИЛИ-НЕ и с первым входом первого элемента И-ИЛИ/И-ИЛИ-НЕ, втора вх6дна1 шийа мдклйчёна кй вт-брЬму
входу первого элемента И/И-НЕ и ко второ входу первого элемента И-ИЛИ/И-ИЛИ-НЕ , треть входна шина соединена с первым входом второго элемента И/И-НЕ и. с третьим входом первого элемента И-ИЛИ/И-ИЛИНЕ , четверта входна шшса подключена ко второму входу второго з емента И-ИЛИ/ИИЛИ-НЕ и к четвертому входу первого элемента И-ИЛИ/И-ИЛИ-НЕ пр мой выход первого элемента И/И-НЕ соединен со входом установки в единичное состо ние первого триггера и с первым информациогашм входом второго триггера, инверсный выход первого элемента И/И-НЕ подключен ко входу установки в нулевое состо ние третьего триггера, шшерсный выход второго элемента И/И-НЕ соединен со входом установки в нулевое состо ние пёрвопз триггера , пр мой выход второго элемента И/И-НЕ подключен ко входу установки в ед1пшч1гбе с сто лие третьего триггера и ко второк у информационному входу второго триггера 2,
Недостатком этого устройства вл етс ТО; при СжатйиЛшформацик В выходном
потоке flaifflbix по вл етс их больша избыточность . Зто приводит к значительному уменьшению пропускной способности. системы и скорости обработки данных.
Целью изобретени вл етс расширение функциош.г7ьньрс возмодаюстей в части обеспе чени сжати информащщ. Это достигаетс тем, что устройстве пр мой выход первого
элемента И-ИЛИ/И-ИЛИ-НЕ соединен .с третьим, инфсрмацйогагым входом второго триггера и с первым и вторым информадионныйй входами чётвёртого триггера, инверсный выход первого элемента И-ИЛИ подключен к третьему 1Шформациошюму входу четвертого триггера/пр мой выход первого триггера соединен с первым входом второго элемента
И-ИЛИ/И-ИЛИ-НЕ, с четвертым информационным входом втърого триггера и с четвертым информационпьш входом четвертого триггера , пр мой выход третьего триггера подключен Кб второму входу второго элемента И- ИЛИ/И-И ЛИ-НЕ и к П тьм информациойным входам второго и четвертого триггеров, пр мой выход второго триггера соединен; с шестым шформацибнным входом четвертого триггера, инверсный выход второго триггера подключен к третьему ичетвертому входам второго элемента И-ИЛИ/И-ИЛИ-НЕ. и к седьмому и Восьмому информацио шым входам четвертого Триггера, входы синхронизации триггеров соединены с п той входной шиной, шеста вход-, на шина пЬдключена к шестому, седьмому,
. и восьмому информационным входам второго триггера, седьма входна шина сбединёна с
дев тым и дес тым информацйонньгми; 1вХодами четвертого триггера, пр мой выход которог о подключен к вхОду iBtoporo элементй И-ИЛИ/И-ИЛИ-НЕ, шестой и седьмой входы которого подключены к восьмой 1аходной шине , а дев та Входна ЦшИа сседшёЯй )мым , дев тым и дес тым входами эле иента И-ИЛИ/И-ИЛИ-НЕ. .
. Устройство содержит элементы 1, 2 И/И- НЕ, 3 ,И-ИЛИ/И-ИЛИ-НВ, триггеры 4, 5, 6, 7, элемент 8 И-ИЛИ/И-ИЛИ-НЁ, входные шины 9, 10 дл подачи пр мых значений кодов , входные шинь 11, 12 дл поДачи инверсных значений кодов чисел А и В соответственно , входную шину 13 дл сигнала отгрйса ре- . зультата с-равйёни , ззхоДную шину 14 цегш блокировки, входную шину 15 управлени , входну1о шину 16 управлени режимом работы , входную шину 17 тактовых импульсов. Работа устройства основана на использова ИМ сботношенет Между единицами и нул ми двух сравниваемых шсел, отличаюшихс друг от друга на ± I. ,.
Пр мьге и инверсные значени сравниваемых Чисел АЙВ синхронно в последовательном
коде, начина с младших разр дов, поступают на входы 9, 11 и 10, 12 элементов 1, 2 , И/И-НЕ. На пр мых выходах этих, элементов формируютс сигналы, определ ющие ненулевые разности между одноименными разр дами Ь| сравниваемых чисел Аи В. При а Ь триггер 4 по входу S после окончани действи TaKtOBoro импульса установитс в единичное состо ние, а триггер 5 по входу R инверсным сигналом с инверсного выхода элемента
2 И/И-НЕ послеокончани действи тактового импульса установитс в нулевое состо ние. При b; 3 , наоборот, в единичное состо ние установитс триггер 5, а в нулевое -
триггер 4. .При а- Ц- триггеры 4, 5 сохран ют свое предьщущее состо ние. После окончани передачи сравниваемьк кодов триггер 4 будет находитьс в единичном .состо нии, если А В, а если А В, то в единичном
состо нии будет находитьс триггер 5. При равенстве чисел А и В триггеры 4, 5 будут находитьс в нулевом состо нии. Триггер б анализа разр дов чисел в соответствующий момент после окончани действи Тактового
импульса усташавливаетс в единичное состо ние , если в одном числе в т младших разр дах сто т нули, а в другом в этих же разр дах сто т единицы, причем после . группы нулей в следуюш:ем старшем разр де
стоит единица, а после гр}шпы единиц - нуль, а также, если два одноименных разр да сравниваемых чисел равны между собой.
Триггер 7 сравнени на ± 1 сохран ет нулевое состо ние или состо ние , если
после установки триггера б в единичное состо ние последуюшие разр ды сравниваемых чисел равны между собой. При других сочетани х состо ни триггера б и разр дов сравниваемых чисел триггер 7 устанавливаетс в
единич1юе срсто ние или не равно.
Исключение составл ет сочетание, когда триггер 6 находитс в нулевом состо нии и все последуюшие разр ды, начина со второ.го, равньг йежду собой. В этом случае дл устранени переброса триггера 7 в состо ние не равно на соответствзтощие его входы через 1цину 14 цепи блокировки подаетс запрещающий сигнал во врем , совпадающее с моментом прихода второго разр да сравниваемых
чисел.
При подаче на входную шину 16 управлени режимом работы запрещающего уровн результат сравнени чисел будет справедлив дл кодов, обладающих свойством цикличности, J отличающихс от обычных двоичных кодов тем, чти если одно из сравниваемых чисел представл ет собой совокупность единиц, а другое - совокупность нулей, то эти числа сравнимы между собой на ±1; при подаче раз
решающего уровн на входную шину 16 результат сравнени чисел на ± 1 будет справедлив дл кодов, не обладаюш х этим свойством
При сравнении обычных кодов чисел с погрешностью отличной от ±1 на вход 15 подаетс запрещающий сигнал, который блокирует входы триггера б анализа, разр дов чисел к моменту прихода младших, разр дов кбйЬб. В этом случае числа А и В сравниваютс С погрешностью Д ±( -1), где К число определ ет количество младших разр дов , не Зчаствующих в сравнении, а число а определ ет точнее и допустимьге границы интервала погрешности.
Пои о: 1 чис а А и В, удовлетвор ющие условию . А-В 2, будут сравниватьс устройстаом.
При а О числа А и В, удовлетвор юидае условию 21 , могут сравниватьс или не сравниватьс устройством в зайисимости от их положени на числовой оси.
Запрещающие сигналы на входы 14, 15 подаютс в момент; Прихоф младших разр дов сравниваемых чисел и имеют дгаительности равные К+2 И К тактам соответственно.
Устройство 6cyщёctвл ёт сравнение пославдовательных кодбв чисел в заданном интервале погрешностей. Это дает возможность использовать предложенное устройство в информационноизмерительных системах сбора и обработки данных , где требуетс уменьшить избыточность информации путем обработки только тех измеренных значений параметров, которые бтаМайзУСЙ от предыдущих обработанных значений на величину порога. Уменьшение избыточности информации позвол ет значительно увеличить пропускную способность и быстродействие информационно-измерительных систем и повысить информативность измеренных параметров.
. ...
Claims (2)
1.ABTOpcKqe свидетельство СССР № 362294 кл. G 06 F 7/02;, от 12.05:63.
2.Журнал Электроника № 7, 1972, с. 45 (прототип). f f5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772519050A SU717757A1 (ru) | 1977-09-05 | 1977-09-05 | Устройство дл сравнени чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772519050A SU717757A1 (ru) | 1977-09-05 | 1977-09-05 | Устройство дл сравнени чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU717757A1 true SU717757A1 (ru) | 1980-02-25 |
Family
ID=20722767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772519050A SU717757A1 (ru) | 1977-09-05 | 1977-09-05 | Устройство дл сравнени чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU717757A1 (ru) |
-
1977
- 1977-09-05 SU SU772519050A patent/SU717757A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1101556A (en) | Label find method and circuit | |
US4360918A (en) | Arrangement for detecting defects during the asynchronous transfer of digital measured values | |
SU717757A1 (ru) | Устройство дл сравнени чисел | |
CA1101555A (en) | Decoding method and circuit | |
US5051616A (en) | Zero crossing detector arrangements | |
RU2020744C1 (ru) | Универсальный параллельный счетчик по модулю m - дешифратор количества единиц в n-разрядном двоичном коде | |
SU1541646A1 (ru) | Устройство дл сжати информации | |
SU378925A1 (ru) | Устройство для сокращения избыточности дискретных сигналов | |
SU541164A1 (ru) | Устройство дл спавнени чисел | |
SU966690A1 (ru) | Устройство дл выделени экстремального из @ @ -разр дных двоичных чисел | |
SU822176A1 (ru) | Устройство дл сравнени чисел | |
SU864279A1 (ru) | Устройство дл сравнени чисел | |
SU1667045A1 (ru) | Устройство дл сдвига и нормализации | |
SU1084749A1 (ru) | Устройство дл допускового контрол последовательностей импульсов | |
SU1043631A1 (ru) | Устройство дл сравнени | |
JPS642306B2 (ru) | ||
SU489104A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU864552A1 (ru) | Адаптивный аналого-цифровой преобразователь | |
SU1064453A1 (ru) | Цифро-аналоговый преобразователь | |
SU869065A1 (ru) | Делитель частоты | |
SU1272500A1 (ru) | Счетное устройство с контролем | |
SU1403059A1 (ru) | Устройство дл сортировки массивов чисел | |
SU1140113A1 (ru) | Устройство дл сдвига данных | |
SU974571A1 (ru) | Аналого-цифровой преобразователь поразр дного кодировани | |
SU607226A1 (ru) | Устройство дл определени медианы |