Это достигаетс тем, что в устройртво дл контрол схем цифровых вы- .числительных мэшин по авт. св. 378852 введены регистр фиксации импульсов, анализатор пол рности импульсов и дешифратор выделени ошибок причем выход анализатора пол рности Ймпульйов Подключен ко входу регистра фиксации импул сов, соединенному управл ющим входом с седьмым выходом 6лЬка У11равлени , входы анализатора пол рности импульсов подключены соот llraTBlkWo к третьему въкоду регистра задани и второму.входу устройства, выход регистра фиксации импульсов со динен с первым входом дешифраторавыд . лени ошибок,управл ющие вход и выхо которого подключены соответственно к восьмому выходу и третьему входу блока управлени , а выход и второй вход - соответственно к третьему вхо ду блока индикации и третьему выходу блока ввода. На чертеже представлена структурна схема предлагаемого устройства. Устройство содержит блок ввода 1, регистр 2 задани , преобразователь 3, блок 4 сравнени , контролируемую схему Ь, компаратор 6, блок 7 управлени , блок 8 индикации, блок 9.эталонов, анализатор 10 пол р ности импульсов, регистр И фиксации импульсов и дешифратор 12 выделени ошибок.. Блок 1 ввода предназначен дл вве дени информации, необходимЬй дЛ анализа-схемы. Регистр 2 задани ГЙредназначён дл хранёни и выдачи на преобразователь 3, блок 4 и анализатор 10 необходимой информации S дискретной форме. Преобразователь 3 пр дНа значен дл преобразовани ин формации поступающей с регистра 2 г задани в дискретной форме и выдачи ее в виде сигналов в аналоговой форме .на контролируетлую схему 5, а такж дл коммутации входов анализируемого устройства. Блок 4 сравнени предназначен дл сравнени сигналов в дискретной форме , поступающих 6 компаратора б и регистра 2 задани , а.также выдачи реэультат а сравнени в блок 7 управлени и блок 8 индикации. Компаратор 6 предназначен дл ана лиза параметров сигналов в аналоговой , поступа1ющих от контролируемой схемы, путем сравнени их с эталон вtpxних и нижних пределов поступающих с блока 9 эталонов, а также преобразовани сигналов аналог вой формы, поступающих в результате анализа схемы 5, в сигналы дискретной формы, вьиаваемые в блок 4 сравнени ,, . Блок 7 управлени вырабатЙсваГет уп равл ющие сигналы и синхронизирует. работу всего устройства в зависимое ти от сигналов,поступающих на него с блока 1 ввода, блока 4 сравнени и дешифратора 12 вьщелени ошибок. Блок 8 индикации предназначен дл индикации результата сравнени . Блок 9 эталонов предназначен дл формировани верхних и нижних пределов параметров в аналоговой форМе в соответствии с требовани ми, предъ вл вшими к параметрам схемы 5 и выдачи их в блок компаратора 6.. Анализатор 10 пол рности импульсов в соответствии с сигналами регистра 2 задани и импульсами, приход щими с схемы 5, вырабатывает импульсы одной пол рности, поступающие на регистр 11 фиксации импульсов, который перед приходом ожидаемых импульсов со схемы 5 устанавливаетс в .нулевое состо ние сигналом с блока 7 управлени , а затем принимает импульсы с выходов схемы 5 и хранит эту информацию до последующего сброса . . Дешифратор 12 по разрешению, формируемому в блока 1 ввода, и временному такту, приход щему с блока 7 управлени , опрашивает состо ние нужного вь1хода регистра 11 фиксации им-пульсов . Результат сравнени поступает в блок 7 управлени и в блок 8 иидикации. ч Устройство работает следующим образом . Программа с программоносител ввОдит .с в блок. 1 ввода и далее информации поступает в регистр 2 задани и. в бло1 7 управлени . Выходна информаци с регистра 2 задани через преобразователь 3 подаетс на контролируемую схему 5. Сигналы с выходов cxeNttJ 5 поступают на компаратор 6. Сюда же поступает эталонный сигнал с блока 9 эталонов. Выходна информаци . компаратора 6 передаетс .в блок 4 сравнени . Результат сравнени выводитс в блок 8 индикации. Выходной сигнал с регистра 2 задани вводитс на один из входов анализа ,тора 10 и определ ет -пол рность приход щего с контролируемой схемы 5 импульса. Импульс с выхода этого блока фиксируетс в регистре 11 фиксации импульсов, В случае отсутстви записи ймпульса в ожидаемом разр де регистра 11 в дешифраторе 12 происходит выделение обнаруженной ошибки и вьздача координаты ошибки в блок 8 индикации . Таким образом, устройство позвол ет исключить ручные операции при контроле схем формирователей импульсов , генераторов.серий импульсов, составл ющих около 20% всех контролируемых схем U3M, что повьоиает проиэ водительность устройства, . Формула изобретени Устройство дл контрол схем цифровых вьмислительных машин по авт. св. 378852, отличающеес тем, что, с целью повышени производительности устройства, .в него введены регистр фиксации импульсов , анализатор пбл рности импульсов и дешифратор вьвделени ошибок , причем выход анализатора пол рности импульсов подключен ко входу регистра фиксации импульсов, соединеннсмчу управл ющим входом с седьмымThis is achieved by the fact that in the device for controlling the circuits of digital computing machines according to the author. St. 378852 pulse latch register, pulse polarity analyzer and error extraction decoder entered, the polarity analyzer output Ympuliov Connected to the input of the register of impulse fixing, connected to the control input with the seventh output of the polarization controller, the analyzer inputs of the polarity of the pulses are connected according to the llRBlkWo to the chrono output. the task and the second input of the device, the output of the register of fixation of impulses from dinin to the first input of the decoder signal. error control input and the output of which are connected respectively to the eighth output and the third input of the control unit, and the output and the second input, respectively, to the third input of the display unit and the third output of the input unit. The drawing shows a block diagram of the proposed device. The device contains an input unit 1, a task register 2, a converter 3, a comparison block 4, a controlled circuit b, a comparator 6, a control block 7, a display block 8, a block of 9. samples, a pulse full frequency analyzer 10, a register of pulse fixation and a decoder 12 error highlighting. Input block 1 is intended to enter the information required for the analysis scheme. Register 2 of the task is designed for storage and delivery to the converter 3, block 4 and analyzer 10 of the necessary information S in a discrete form. The converter 3 is supplied for converting the information from the register 2 g of the job in discrete form and outputting it in the form of signals in analog form to the control circuit 5, as well as for switching the inputs of the analyzed device. Comparison unit 4 is intended for comparing signals in discrete form, arriving 6 comparator b and register 2 tasks, as well as issuing a comparison result to control unit 7 and display unit 8. Comparator 6 is designed to analyze the parameters of signals in the analog, coming from the controlled circuit, by comparing them with the sample of the third and lower limits coming from the block of 9 standards, as well as converting the signals of analog form, resulting from the analysis of circuit 5, into signals of discrete form , vyavayemye in block 4 comparison ,,. The control unit 7 generates control signals and synchronizes. the operation of the entire device, depending on the signals coming to it from the input unit 1, the comparison unit 4 and the error decoder 12. The display unit 8 is intended to indicate the result of the comparison. The unit 9 of standards is designed to form the upper and lower limits of parameters in analogue format in accordance with the requirements imposed on the parameters of circuit 5 and output them to the comparator unit 6. The analyzer 10 of the polarity of the pulses in accordance with the target register signals 2 and pulses arriving from circuit 5 produces pulses of one polarity, arriving at pulse fixation register 11, which, before the arrival of the expected pulses from circuit 5, is reset to zero by the signal from control unit 7, and then received It has pulses from the outputs of circuit 5 and stores this information until a subsequent reset. . The decoder 12, according to the resolution generated in the input unit 1, and the time clock received from the control unit 7, polls the state of the required input of the register 11 of the pulses. The result of the comparison enters the control unit 7 and the display unit 8. h The device operates as follows. The program with the program carrier enters into the block. 1 input and further information enters the register 2 tasks and. in block 7 control. The output information from the register 2 of the job through the converter 3 is fed to the controlled circuit 5. The signals from the outputs cxeNttJ 5 are fed to the comparator 6. This is also the reference signal from the block of 9 standards. Output information. comparator 6 is transmitted. in block 4, the comparison. The result of the comparison is displayed in the display unit 8. The output signal from the register 2 of the task is inputted to one of the inputs of the analysis, torus 10, and determines the polarity of the incoming pulse from the controlled circuit 5. The impulse from the output of this block is fixed in the register 11 of pulse fixation. In the case of the absence of a record of an impulse in the expected discharge register 11 in the decoder 12, the detected error is highlighted and the error coordinates are plotted to the display unit 8. Thus, the device makes it possible to eliminate manual operations in monitoring the circuits of pulse shapers, pulse generators, which constitute about 20% of all controlled U3M circuits, which increases the output of the device,. Claims of the Invention A device for controlling circuits of digital hyperthin machines according to the authors St. 378852, characterized in that, in order to improve the performance of the device, a pulse fixation register, a pulse width analyzer and an error extractor decoder are entered into it, the pulse polarity analyzer output is connected to the pulse fixation register input, the control input is connected to the seventh
выходом блока управлени , входы анализатора пол рности импульсов подключены соответственно к третьему выходу регистра задани и второму входу устройства, выход perificTpa фиксации импульсов соединен с первым входом дешифратора вьеделени ошибок, управл ющие вход и выход которого подключены соответственно к;, восьмому выходуи третьему входу блока управлени , э. выход и второй вход - соответствен 10 к третьему входу блока индикации и третьему выходу блока ввода.the output of the control unit, the inputs of the pulse polarity analyzer are connected respectively to the third output of the job register and the second input of the device, the output of the pulse latching perificTpa is connected to the first input of the decoder of the error, controlling the input and output of which are connected respectively to the eighth output of the third input of the control unit , er the output and the second input correspond to 10 to the third input of the display unit and the third output of the input unit.