SU691865A1 - Apparatus for resolving difference boundary problems - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ РАЗНОСТНЫХ КРАЕВЫХ ЗАДАЧ(54) DEVICE FOR SOLVING DIFFERENT BOUNDARY VALUE PROBLEMS

ренциаль.ных уровиений, и снижает его напежность.equalities, and reduces its complexity.

Наиболее блипким к данному  вл етс  устройство, содсфжашее блок управлени , блок ивода-вывола, первый и второй блоки пам ти, выполненные на сдвиговых регистрах, первый и второй сумматоры , первый и второй блоки умножени , группы элементов И, группы элементов И-ИЛИ, причем выходы первых разр дов сдвиговых регистров первого блока Пам ти подключены через элементы И первой группы к первой группе входов первого блока умножени , выходы ( N + 1 )х разр дов сдвиговых регистров Второго блока пам ти подключены к первым входам элементов И-ИЛИ первой группы, выходы которых соединены с первой группой входов первого блока умножени , группа выходов блока ввода-вывода соединена с первыми входами элементов И-ИЛИ второй группы, выходы которых подключены ко входам первых разр дов сдвиговых регистров первого блока пам ти, выходы первого и второго блоков умножени  через элементы И второй и третьей групп подключены к первым входам йервого и второго сумматоров соответственно, управл ющие входы элементов И всех групп и элементов И-ИЛИ всех групп подключены к выходам блока управлени  2.Most prominent to this is the device, including a control unit, an output-and-output unit, the first and second memory blocks made on the shift registers, the first and second adders, the first and second multiplication units, groups of elements AND, groups of elements AND-OR, the outputs of the first bits of the shift registers of the first block of memory are connected via elements AND of the first group to the first group of inputs of the first block multiplication, outputs (N + 1) x bits of the shift registers of the second memory block are connected to the first inputs of elements AND-OR first the groups whose outputs are connected to the first group of inputs of the first multiplication unit, the group of outputs of the I / O unit are connected to the first inputs of the AND-OR elements of the second group, the outputs of which are connected to the inputs of the first bits of the shift registers of the first memory block, the outputs of the first and second blocks multiplying through the elements of the second and third groups are connected to the first inputs of the first and second adders, respectively; the control inputs of the AND elements of all groups and the AND-OR elements of all groups are connected to the outputs of the control unit 2.

Рассмотренное устройство имеет ниа кое быстродействие, так как реализует последовательный принцип вычислений. Кроме того, оно имеет ограниченные функциональные возможности, обусловленные тем, что выход сумматора Св зан со ВХ.ОДОМ записи информации и первые (левые) разр ды второго блока пам ти, выходы первых разр дов второго блока пам ти св заны с устройством ввода-вывода , вход записи инфч pмaции в первые разр ды первого блока пам ти св зан с устройством ввода-вывода. Поэтому данное устройство не позвол ет решать разностные краевые задачи.The considered device has a low speed, since it implements the sequential principle of calculations. In addition, it has limited functionality due to the fact that the output of the adder is connected to the input and output data records and the first (left) bits of the second memory block, the outputs of the first bits of the second memory block are associated with the input / output device The input entry of the information entry into the first bits of the first memory block is connected with the input / output device. Therefore, this device does not allow solving differential boundary value problems.

Целью изобретени   вл етс  повышение быстродействи  устройства и расширение класса решаемых задач.The aim of the invention is to improve the speed of the device and the expansion of the class of tasks.

Указанна  цель достигаетс  тем, что в устройство введены первый и второй блоки делени , причем выходы пбрвого блока делени  подключены ко вторым входам элементов И-ИЛИ второй группы выходы второго блока делени  соединены с первыми входами элементов И-ИЛИ третьей группы, выходы которых подсоединены ко входам первых разр дов сдви1овых регистров второго блока Пбш тй, выходы первого сумматора подсоединены к первым входам элементов И-ИЛИ четвертой группы и через элементы И четвертой группы с пбрвыми группами входов первого и второго блоков делени , выходы элементов И-ИЛИ четвертой группы сое-; динены с соответствующими входами ( N + J )-х разр дов сдвиговых регистров второго блока пам ти, выходы второго сумматора через элементы И п той группы соединены со второй группой входов Второго блока делени , втора  группа входов первого блока делени  через элементы И шестой группы соединены с группой выходов блока ввод э-вь7Вода, выходы ( N 1 )-х разр дов сдвиговьгх регистров второго блока пам ти через элементы И седьмой группы подключены ко вторым входам элементов И-ИЛИ третьей группы, к группе входов блока ввода-вывода , и через элементы И восьмой группы ко второй группе входов второго сумматора, группа выходов блока вводавывода соединена со вторыми входами элементов И-ИЛИ первой группы, первыми входами элементов И-ИЛИ п той группы , и через элементы И дев той группы к первой группе входов второго блока умножени , выходы первых разр дов сдвиговых регистров второго блока пам ти соединены со вторыми входами элементов И-ИЛИ четвертой и п той групп, и через элементы. И дес той группы подключены ко второй группе входов второго блока умножени , выходы элементов И-ИЛИ п той группы соединены со второй группой входов первого сумматора, управл ющие входы блоков пам ти, блоков делени , блоков умножени  и сумматоров подключены к выходам блока управлени .This goal is achieved by introducing the first and second dividing units into the device, with the outputs of the dividing dividing unit being connected to the second inputs of the AND-OR elements of the second group and the outputs of the second dividing unit connected to the first inputs of the AND-OR elements of the third group, the outputs of which are connected to the inputs the first bits of the shift registers of the second block Pbsh tj, the outputs of the first adder are connected to the first inputs of the elements AND-OR of the fourth group and through the elements AND the fourth group with pbrvvy groups of inputs of the first and second block in the division, the elements AND-OR outputs of the fourth group soe-; Dineny with the corresponding inputs (N + J) of the bits of the shift registers of the second memory block, the outputs of the second adder through the elements of And the fifth group are connected to the second group of inputs of the Second division block, the second group of inputs of the first division block through the elements of the Sixth group are connected with a group of outputs of the block, the input of the E-Water 7, the outputs (N 1) of the bits of the shift registers of the second memory block through the elements of the seventh group are connected to the second inputs of the AND-OR elements of the third group, to the group of inputs of the I / O block, and through items And the eighth group to the second group of inputs of the second adder, the group of outputs of the I / O unit is connected to the second inputs of the AND-OR elements of the first group, the first inputs of the AND-OR elements of the fifth group, and through the AND elements of the ninth group to the first group of inputs of the second multiplication unit, the outputs of the first bits of the shift registers of the second memory block are connected to the second inputs of the AND-OR elements of the fourth and fifth groups, and through the elements. And the tenth group is connected to the second group of inputs of the second multiplication unit, the outputs of the AND-OR elements of the fifth group are connected to the second group of inputs of the first adder, the control inputs of the memory blocks, division blocks, multipliers and adders are connected to the outputs of the control unit.

Такое выполнение устройства обес5 печивает его высокое быстродействие за счет совмещени  вычислительных операций и процедуры ввода-вывода.Such an embodiment of the device ensures its high speed by combining computational operations and an input-output procedure.

На фиг. 1 показана конструкци  блоков пам ти,. выполненных на сдвиговых FIG. Figure 1 shows the memory block designs. performed on shear

0 регистрах; на фиг. 2 - схема устройства дл  решени  разностных краевых задач. 0 registers; in fig. 2 is a diagram of an apparatus for solving differential boundary problems.

Блок пам ти выполненный на сдвиговых регистрах имеет входы 1 в первые The memory block executed on shift registers has inputs 1 to the first

Claims (2)

5 разр ды сдвиговых регистров , выходы 2 информации из первых регистров сдвиговых регистров, сдвиговые реверсивные регистры, один из которых 3 Служит дл  хранени  старших разр дов чисел, управл ющие входы 4 служащие дл  сдвига информации вправо и впеЯо, входы 5 (N + 1 )-х разр дов сдвиговых регистров, выходы 6 {N + 1 )-х разр дов сдвиговых регистров. Устройство дл  решени  разностных краевых задач содержит: блок ввода-вывода 7, первую группу элементо1 И 8, блок управлени  9, первый блок умножени  10, второй блок умножени  11, первый сумматор 12, второй сумматор 13. Первый блок делени  14, второй блок делени  15, первый блок пам ти. выполненный на сдвиговых регистрах 16 второй блок пам ти, выполненный на сдв говых регистрах 17, втора  группа элементов И 18, перва  группа элементов И-ИЛИ 19, втора  группа элементов ИИЛИ 20, треть  группа элементов И 21 треть  группа элементов И-ИЛИ 22, че верта  группа элементов И 23, четверта  группа элементов И-ИЛИ 24, п та  группа элементов И 25, п та -группа элементов И-ИЛИ 26, шеста  группа элементов И 27, седьма  группа элемен тов И 28, восьма  группа элементов И 29, дев та  группа элементов И 30, дес та  группа элементов И 31, управл ющие входы 32 элементов групп И, И-ИЛИ, блоков пам ти, блоков умножени , блоков делени , сумматоров, выходы блока управлени  33. Устройство решает разностные краевые задачи вида A-Yi-r i%- V,-. 0,f,...,N VO ,,B 0 по рекурентНому алгоритму , . оС; , -fi C,-oC-A; Af/3j+-F; л. -M,2,...,N (4 С..оф5 . i J-0,1,.,. ,М , где А Л-.. - известные величины; . V. - искомое решение . Да, оС,- /Ьу - промежуточные коэффициекты . , Работа устройства происходит следугощим образом. Блок ввода-вывода 7 по cигнaлo блока управлени  б записывает значение Вд и аначение Т в первые разр ды регистров первого блока пам ти 16 и в первые разр ды регистров второго блока пам ти 17 соответственно. Эти операции соответствуют формулам (2) рекуррентного алгоритма. Далее устройство работает по следующему пиклическому алгоритму, соответствующему формулам (З) - (4). Блок ввода-вывода выдает очередное А . На входы блоков умножени  10 и 11 поступают значени  Д- Я хран щиес  в первых разр дах регистров 16, /5; , хран щиес  в первых разр дах регистров 17, причем с.; поступает с обратным знаком. Начинаетс  вычисление произведени  в обоих блоках умножени  по формулам (З), (4). Содержимое регистров 16 и 17 сдвигаетс  на один разрад вправо, освобожда  первые разр ды регистров пaм tи дл  приема информации. Далее блок вводавывода выдает Gv и F- . Значени  С; и Г- и вычисленные произведени  с выхода блоков умножени  10, 11 поступают На входы сумматоров 12, 13, где выполн юг суммирование по формулам (З), (4). Блок ввода-вывода выдает Ь . bj подаетс  на вторые входы первого блока делени  14, (входы делимого), а. значение на выходе второго сумматора 13 подаетс  на вторые входы (входы делимого ) второго блока делени  15, значение на выходах первого сумматора 12 подаетс  на первые входы (делител ) обоих блоков Делени  14, 15. Результат делени  с выходов первого блока делени  14 записываетс  в первые разрвды сдвиговых регистров первого блока 16, а результат делени  с выходов второго блока делени  15 записываетс  в первые разр ды сдвиговых регистров второго блока пам ти 17. Описанный циклический алгоритм выполн етс  в течение N тактов работы устройства. В результате, в сдвиговых регистрах первого и второго блоков пам ти 16 и 17 будут записаны коэффициенты d и /Ь , причем значени  сХ., и./в, будут записаны в (N+-1 )-х разр ах сдвиговых регистров, а значени о хранитьс  в первь.х разр ах сдвиговых регистров. На этом злканиваетс  первый этап вычислений. . . , а втором этапе работы устройства реанализируютс  вьгчиьлени  по формулам (5), (6 ). Происходит сдвиг влево в сдвиговых регистрах первого блока пам ти 16 и циклический сдвиг влево в сдвиговых регистрах второго блока пам ти 17. В результате циклического сдвига значени  первых разр дов сдвиговых регистров второго блока пам ти 17, в которых хранитс  /Ъ fi У-ИУТ переписаны в освободившиес  (N-vl )-е разр ды сдвиговых регистров второго блока пам ти 17, Затем устройство работает по следующему циклическому алгоритму. Значение Y,, хран щеес  в (N 41 )-х разр дах сдвиговых регистров второго блока па м ти 17 поступает на входы первого блока умножени  10. Одновременно на входы первого блока умножени  подаетс  оС, , хран щеес  в первых разр дах сдвиговых регистров первого блока пам ти 16. Выполн етс  операци  в блоке умножени  10. Значение/ ,. хран щеес  в первых разр дах сдвиговых регистров второго блока пам ти 17, поступает на входы сумматора 12. Одновременно произведение с выходов первого блока умножени  10 поступает на входы сумматора 12. Производитс  суммирование. Да лее производитс  сдвиг на один разр д Влево в сдвиговых регистрах блоков пам ти 16, 17..При этом требуемые на следующем щаге вычислений значени  о(. и /i оказываютс  в первых разр дах соответствующих сдвиговых регистров, а (N41 ).:-е .разр ды сдвиговых регистров второго блока пам ти 17 освобождаютс  дл  приема вычисленного значени  . Производитс  запись результа- та с выходов сумматора 12 в (N41 )-е разр ды сдвиговых регистров второго блока пам ти 17. В результате выполнени  описанного алгоритма в течение N тактов в сдвиговых регистрах второго блока пам ти 17 окажутс  значени  V Y . Величина Y.J будет записана в первых разр дах сдвиговых регистров второго блока пам ти 17, а ве- л:ичина У, будет хранитьс  в (М-И )-х разр дах. Блок управлени  6 обеспечива ет требуемую синхронизацию работы устройства . Пор док выдачи информации на блок ввода-вывода в этом случае YQ ,Y ..... YU . Вывод решений может производитьс  также в процессе его получени . В этом случае решение будет выдано в пор дке | XiH ) Последний способ выдачи информации «увеличивает .быстродействие устройства , так как позвол ет использовать компоненты решени  краевой вапачи сразу в процессе их получени . Высокое быстродействие устройства по сравнению с прототипом обеспечиваетс  параллельным вычислением знаменател  формул (З) и (4) и числител  формулы (4), параллельным выполнением операций умножени  и сдвига в регистрах пам ти, одновременным выполнением операции делени  в обоих блоках делени , совмещением во времени вычислений и процесса выдачи информации из устройства. Точность решени  в устройстве не зависит от числа шагов, а определ етс  количеством двоичных разр дов в представлении обрабатываемых чисел. Формула изобретен и Устройство дл  решени  разностных краевых задач, содержащее блок управлени  , блок ввода-вывода, первый и второй блоки пам ти, выполненные на сдвиговых регистрах, первый и второй сумматоры, первый и второй блоки умножени , группы элементов И, группы элементов И-ИЛИ, причем выходы первых разр дов сдвиговых регистров первого блока пам ти подключены через элементы И первой группы к первой группе входов первого блока умножени , выходы (N-vl )Х разр дов сдвиговых регистров второго блока пам ти цодключены к пер-вым входам элементов И-ИЛИ первой группы, выходы которых соединены с первой группой входов первого блока умножени , группа выходов блока ввода-вывода соединена с первыми входакси элементов И-ИЛИ второй группы, выходы которых подключены ко входам первых разр дов сдвиговых регистровпервого блока памйти, выходы первого и второго блоков умножени  через элементы И второй и третьей групп подключены к первым входам первого и второго суммато- ров соответственно, управл ющие входы элементов И-ИЛИ и элементов И всех групп подключены к выходам блока управлени , отл.ичающеес  тем, что, с целью повышени  быстродей- стви  и расширени  класса решаемых задач, внего введены первый и второй блоки делени , причем выходы первого блока делени  подключены ко вторым входам элементов И-ИЛИ второй группы. выходы второго блока делени  соединены с первыми входами элементов И-ИЛИ третьей группы, выходы которых подсоединены ко входам первых разр щов сдвиговых регистров второго блока пам ти, выходы первого сумматора подсоединены к первым входам элементов И-ИЛИ четвертой группы и через элементы И четвертой группы с первыми группа. входов первого и второго блоков делени , выходы элементов И-ИЛИ четвертой груп пы соединены с соответствующими входами (N f )-х равр дов сдвиговых регистров второго блока пам ти выходы второго сумматора через элементы И п той группы соединены со второй группой входов второго блока делени , втора  группа входов первого блока делени  через элеме 1ты И шестой группы соеди-. йена с группой выходов блока ввода-йыво да, выходы (N-bl )-х разр дов сдвиговых регистров второго блока пам ти через элементы И седьмой группы подключены ко вторым входам элементов третьей группы, к группе входов блока ввода-выводй , и через элементы И восьмой группы Ко втброй группе входов второго сумматора, группа выходов блока вводавывода соединена со вторыми входами элементов Й-ИЛИ первой-группы, первыми входами элементов И-ИЛИ п той группы , и черев элементы И дев той группы к первой группе входов второго блока умножени , выходы первых разр дов сдвиговых регистров второго блока пам ти соединены со вторыми входами элементов И-ИЛИ четвертой и п той групп, и через элементы И дес той группы подключены ко второй группе входов второго блока умножени , выходы элементов И-ИЛИ п той группы соединены Со второй группой входов первого сумматора, управл ющие входы блоков пам ти, блоков делени , блоков умножени  к сумматоров подключены к выходам блока управлени . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР №482752, кл, G 06 F 15/32, 197Г. 5 bits of shift registers, 2 outputs of information from the first registers of shift registers, shift reversing registers, one of which 3 Serves to store the higher bits of numbers, control inputs 4 employees for shifting information to the right and right, inputs 5 (N + 1) -shifts shift registers, outputs 6 {N + 1) -x bits shift registers. The device for solving differential boundary value problems contains: an I / O unit 7, a first group of elements 1 and 8, a control unit 9, a first multiplication unit 10, a second multiplication unit 11, a first adder 12, a second adder 13. The first division block 14, a second division block 15, the first memory block. the second memory block executed on the shift registers 16, executed on the shift registers 17, the second group of elements AND 18, the first group of elements AND-OR 19, the second group of elements OR, 20, the third group of elements AND 21, the third group of elements AND-OR 22, the verte is a group of elements And 23, the fourth group of elements is AND-OR 24, the first group of elements is And 25, the second is a group of elements AND-OR 26, the six is a group of elements And 27, the seventh is a group of elements And 28, the eighth is a group of elements And 29 , the ninth group of elements And 30, the tenth group of elements And 31, the control inputs 32 ale ntov group and an AND-OR block memory multiplying block dividing units, adders, the outputs of the control unit 33. The device solves the boundary value problem of the form difference A-Yi-r i% - V, -. 0, f, ..., N VO ,, B 0 according to the recurrent algorithm,. C; , -fi C, -oC-A; Af / 3j + -F; l -M, 2, ..., N (4 C..of5. I J-0,1,.,., M, where A L- .. are known quantities;. V. is the desired solution. Yes, ° C , - / Бу - intermediate coefficients., Operation of the device occurs in the following way. I / O unit 7 records the value In and the accumulation of T in the first bits of the registers of the first memory block 16 and in the first bits of the registers of the second memory block 17, respectively. These operations correspond to formulas (2) of the recurrent algorithm. Next, the device operates according to the following cyclic algorithm, corresponding to formulas (3) - (4). water output gives the next A. The inputs of the multipliers 10 and 11 receive the values of E-I stored in the first bits of the registers 16, / 5; stored in the first bits of the registers 17, and with. comes with the opposite sign. The calculation of the product in both multiplication units is started by the formulas (3), (4). The contents of registers 16 and 17 are shifted by one bit to the right, freeing the first bits of registers t and to receive information. Next, the I / O block issues Gv and F-. C values; and G- and the calculated products from the output of blocks of multiplication 10, 11 are fed to the inputs of adders 12, 13, where they performed the south summation using formulas (3), (4). The I / O block issues b. bj is fed to the second inputs of the first division block 14, (the inputs of the dividend), a. the value at the output of the second adder 13 is fed to the second inputs (divideable inputs) of the second division block 15, the value at the outputs of the first adder 12 is fed to the first inputs (divider) of both blocks 14, 15. The result of the division from the outputs of the first block 14 is written to the first breaks up the shift registers of the first block 16, and the result of dividing the outputs of the second division block 15 is written into the first bits of the shift registers of the second memory block 17. The described cyclic algorithm is executed during N clock cycles of the device. As a result, in the shift registers of the first and second memory blocks 16 and 17, the coefficients d and / b will be written, and the values of СХ., And. / В will be written in the (N + -1) -x bits of the shift registers, and the values It is stored in the first shift registers. This is the end of the first stage of the calculation. . . , and in the second stage of operation of the device, decoupling is performed according to the formulas (5), (6). A shift to the left in the shift registers of the first memory block 16 occurs and a cyclic shift to the left in the shift registers of the second memory block 17. As a result of a cyclic shift, the values of the first bits of the shift registers of the second memory block 17 in which / bfi-IUT are stored are rewritten in the released (N-vl) bits of the shift registers of the second memory block 17, the device then operates according to the following cyclic algorithm. The Y value stored in (N 41) bits of the shift registers of the second block of 17 and goes to the inputs of the first block of multiplication 10. At the same time, C is stored at the inputs of the first multiplication block stored in the first bits of the shift registers of the first memory block 16. The operation is performed in multiplication block 10. The value of /,. stored in the first bits of the shift registers of the second memory block 17, is fed to the inputs of the adder 12. At the same time, the product from the outputs of the first multiplication unit 10 is fed to the inputs of the adder 12. Summation is performed. Further, a shift is performed by one bit to the Left in the shift registers of memory blocks 16, 17 ... At the same time, the values required for the next calculation step (. And / i appear in the first bits of the corresponding shift registers, and (N41).: - The shift register registers of the second memory block 17 are released to receive the calculated value. The result is recorded from the outputs of the adder 12 into the (N41) bits of the shift registers of the second memory block 17. As a result of the described algorithm, N ticks in the second block shift registers and the memory 17 will have the values VY. The value YJ will be recorded in the first bits of the shift registers of the second memory block 17, and the value: reason Y will be stored in the (M-I) -x bits. The control unit 6 provides the required synchronization of the device operation. The order of information output to the I / O unit in this case YQ, Y ..... YU. The output of solutions can also be made in the process of its receipt. In this case, the solution will be issued in order | XiH) The latter method of issuing information increases the device's speed, as it allows the use of the components of the Edge Vapach solution in the process of their receipt. High speed of the device in comparison with the prototype is provided by parallel calculation of the denominator of formulas (G) and (4) and the numerator of formula (4), parallel execution of multiplication and shift operations in memory registers, simultaneous execution of a division operation in both division blocks, combining calculations in time and the process of issuing information from the device. The accuracy of the solution in the device does not depend on the number of steps, but is determined by the number of binary bits in the representation of the processed numbers. The invented formula also includes a device for solving difference boundary value problems, comprising a control unit, an input / output unit, first and second memory blocks, executed on shift registers, first and second adders, first and second multiplication units, groups of elements AND, groups of elements AND- OR, the outputs of the first bits of the shift registers of the first memory block are connected via elements AND of the first group to the first group of inputs of the first multiplication unit, outputs (N-vl) X bits of the shift registers of the second memory block are connected to the first inputs of the elec The first group of outputs AND-OR, the outputs of which are connected to the first group of inputs of the first multiplication unit, the group of outputs of the I / O unit is connected to the first inputs of the AND-OR elements of the second group, the outputs of which are connected to the inputs of the first bits of the shift registers of the first memory block, the outputs of the first and the second multiplication units through the elements of the second and third groups are connected to the first inputs of the first and second adders, respectively; the control inputs of the AND-OR elements and elements AND of all groups are connected to the outputs of the control unit and otl.ichayuschees in that in order to increase the speed of response and the class of tasks expansion vnego administered first and second dividing blocks, the first block dividing outputs are connected to second inputs of the AND-OR of the second group. the outputs of the second dividing unit are connected to the first inputs of the AND-OR elements of the third group, the outputs of which are connected to the inputs of the first bits of the shift registers of the second memory block, the outputs of the first adder are connected to the first inputs of the AND-OR elements of the fourth group and through the AND elements of the fourth group with first group. the inputs of the first and second division blocks, the outputs of the AND-OR elements of the fourth group are connected to the corresponding inputs (N f) of the shift registers of the second memory block, the outputs of the second adder through the elements of the fifth group are connected to the second group of inputs of the second division block , the second group of inputs of the first division block through eleme 1t And the sixth group of compounds-. yen with a group of outputs of the input-output block, outputs (N-bl) of the shift registers of the second memory block through the elements And the seventh group are connected to the second inputs of the elements of the third group, to the input group of the I / O block, and through the elements And the eighth group To the second group of inputs of the second adder, the group of outputs of the input-output block is connected to the second inputs of the first-group X-OR elements, the first inputs of the AND-OR group, and the AND 9 elements of the second group to the first group of inputs of the second multiplication unit first outs the bits of the shift registers of the second memory block are connected to the second inputs of the AND-OR elements of the fourth and fifth groups, and through the elements of the tenth group are connected to the second group of inputs of the second multiplication unit, the outputs of the AND-OR elements of the fifth group are connected to the second group the inputs of the first adder, the control inputs of the memory units, the division units, the multiplication units to the adders are connected to the outputs of the control unit. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 482752, class G 06 F 15/32, 197Г. 2. Авторское свидетельство СССР № 209030. кл. G ОбТ 15/32, 1968.2. USSR author's certificate number 209030. class. G OBT 15/32, 1968. 4 four fPut.1fPut.1