SU681574A2 - Digital phase-frequency detector - Google Patents

Description

1one

Изобретение относитс  к радиотехнике и может использоватьс  в ситемах радиосв зи и измерительной техники.The invention relates to radio engineering and can be used in radio communication systems and measuring equipment.

По основному авт. св. 574864 известен цифровой частотно-фазовый детектор, содержащий два основных триггера, первые выходы которых подключены к входам узла сброса, выход которого соединен с первыми входами основных триггеров, два ключа, дополнительный триггер и два блока опознавани  последовательности импульсов, первые входы котор соединены с вторыми входами основны триггеров а выходы дополнительного триггера подключены к управл к дим входам ключей, информационные входы которых соединены с вторыми выходами основных триггеров и вторыми входами блоков опознавани  последовательности импульсов, выходы которых подключены к входам дополнительного триггера.According to the main author. St. 574864 is known a digital frequency-phase detector containing two main triggers, the first outputs of which are connected to the inputs of a reset node, the output of which is connected to the first inputs of main triggers, two keys, an additional trigger and two pulse sequence recognition units, the first inputs of which are connected to the second inputs the main triggers and the outputs of the additional trigger are connected to the control to the dim inputs of the keys, the information inputs of which are connected to the second outputs of the main triggers and the second inputs of the identification blocks Vani pulse sequence, the outputs of which are connected to the inputs of an additional trigger.

Однако этот детектор имеет недостаточное быстродействие.However, this detector has insufficient performance.

Целью изобретени   вл етс  повышение быстродействи .The aim of the invention is to increase speed.

Дл  этого в цифровой частотнофазовый детектор, содержащий два For this, a digital frequency phase detector containing two

основных триггера, первые выходы которых подключены к входам узла сброса, выход которого соединен с первьи«1и входами основных триггеров, два ключа, дополнительный триггер и два блока опознавани  последовательности импульсов, первые входы которых всоединены с вторыми входами основных триггеров, а выходы допол0 нительного триггера подключены к управл ющим входам ключей, информационные входы которых соединены с вторыми выходами основных триггеров и вторыми входами блоков опознавани  пос5 ледовательности импульсов, выходы подключены к входам дополнительного триггера, введены четыре элемента И-НЕ, инвертор, два элемента задержки и триггер индикации. main triggers, the first outputs of which are connected to the inputs of the reset node, the output of which is connected to the first "1" inputs of the main triggers, two keys, an additional trigger and two pulse sequence recognition units, the first inputs of which are connected to the second inputs of the main triggers, and the additional trigger outputs connected to the control inputs of the keys, the information inputs of which are connected to the second outputs of the main flip-flops and the second inputs of the pulse sequencer identification blocks, the outputs of the here, to the inputs of the additional trigger, four elements of NAND, inverter, two delay elements, and indication trigger are introduced.

0 Причем входы первого элемента И-НЕ подключены к выходам блоков опознавани  последовательности импульсов, первые входы второго и третьего элементов И-НЕ подключены к управ5 л;иощим входам ключей, вторые входы второго и третьего элементов И-НЕ объединены и соединены с выходом инвертора, подключенного своим входом к выходу узла сброса, третьи 0 Moreover, the inputs of the first NAND element are connected to the outputs of the pulse sequence recognition units, the first inputs of the second and third NAND elements are connected to the control; the key inputs, the second inputs of the second and third elements are NAND and are connected to the inverter output, connected by its input to the output of the reset node, the third

Claims (1)

0 входы второго и третьего элементов И-НЕ через соответствующие элементы задержки подключены к первым выходам основных триггеров, входы четвертого элемента И-НЕ соединены с выходами второго и третьего элементов И-НЕ, а выход четвертого элемен та И-НЕ подключен к первому входу триггера индикации, второй вход которого соединен с выходом первого элемента И-НЕ. На чертеже привелена структурна  электрическа  схема предлагаемого детектора. Цифровой частотно-фаэовый детектор содержит два основных триггера 1 и 2, дополнительный триггер 3, узел 4 сброса, два блока 5 и 6 опоз навани  последовательности импульсо два ключа 7 и 8, инвертор 9, два элемента. 10 и 11 задержки, первый второй, третий и четвертьой элементы И-НЕ 12-15 соответственно, триггер 16 индикации. Устройство работает следующим образом. Приход щие на вторые входы основ ньох триггеров 1 и 2 короткие импульсы вызывают их опрокидывание, причем в зависимости от знака предшествующей частотной расстройки на выходе одного из основных триггеров 1 или 2 формируютс  короткие импульсы, а на выходе другого получ ютс  импульсы с длительностью, пропорциональной разности фаз. При Одинаковой частоте повторени  входных импульсов, что соответствует ре жиму синхронизации, выходные колебани  основных триггеров через ключи 7 и 8 соответственно поступают на выходы частотно-фазовогоДетекто Если в данный момент времени импульсы с длительностью, пропорциона ной разности фаз, формируютс  основ ный триггером 1, то дополнительный триггер 3 находитс  в состо нии, разрешающем прохождение через ключ 7 импульсов основного триггера 1. Одновременно разрешающий потенциал подаетс  и на вход третьего элемента И-НЕ 14. Поскольку окончание импульса основного триггера 1 вызываетс  по влением импульса на выходе узла 4 сброса, то задержанный элементом 11 задержки импульс основного триггера 1 и инвертированны инвертором 9 импульс сброса совпада ют на третьем и втором входах соот вественно третьего элемента И-НЕ 1 во времени. На выходе третьего эле мента И-НЕ 14 формируетс  короткий импульс, который через четвертый элемент И-НЕ 15 устанавливает триг гер 16- в состо ние, соответствующее режиму синхронизации. При отсутствии режима синхронизации частота повторени  импульсов на вторых входах триггеров 1 и 2 отличаетс  одна от другой. Если частота импульсов, поступающих на второй вход основного триггера 1, вьдпе частоты импульсов, поступающих на второй вход основного триггера 2, то на выходе блока 5 периодически по вл ютс  импульсы, следующие с разностной частотой. Первый из этих импульсов опрокидывает дополнительный триггер 3 в противоположное состо ние и ключ 7 закрываетс . Кроме того, опрокидывание дополнительного триггера 3 приводит к прекращению по влени  импульсов на выходе третьего элемента И-НЕ 14, так как на первом входе этого элемента устанавливаетс  запрещающий потенциал. На выходе второго элемента И-НЕ 13 импульсов также не будет из-за несовпадени  во времени коротких выходных импульсов основного триггера 2 и импульсов узла 4,сброса. Одновременно импульсы с выхода блока 5 проход т через первый элемент И-НЕ 12 на второй вход триггера 16 и устанавливают его в положение, соответствующее отсутствию синхронизации. В этом положении триггер 16 находитс  до тех пор, пока не наступит синхронизм, и импульсы снова начнут поступать на его первый вход. Предлагаемый детектор при использовании его в диапазонных системах фазовой автоподстройки частоты позвол ет сократить в несколько раз врем  вхождени  в синхронизм. Формула изобретени  Цифровой частотно-фдзовый детектор по авт. св. № 574864, отличающийс  тем, что, с целью, повышени  быстродействи , в него введены четыре элемента И-НЕ, инвертор , два элемента задержки и триггер 1ндикации, причем входы первого элемента И-НЕ подключены к выходам блоков опознавани  последовательности импульсов, первые входы второго и третьего элементов И-НЕ подключены к управл ющим входам ключей, вторые входы второго и третьего элементов И-НБ объединены и соединены с выходом инвертора, подключенного своим входом к выходу узла сброса, третьи входы второго и третьего элементов И-НЕ через соответствующие элементы задержки подключены к первым выходам основных триггеров, входы четвертого элемента И-НЕ соединены с выходами второго и третьего элементов И-НЕ, а выход четвертого элемента И-НЕ подключен к первому входу триггера индикации, второй вход которого соединен с выходом первого элемента И-НЕ.0 the inputs of the second and third elements AND-NOT through the corresponding delay elements connected to the first outputs of the main triggers, the inputs of the fourth element AND-NOT connected to the outputs of the second and third elements AND-NOT, and the output of the fourth element AND-NOT connected to the first input of the trigger display, the second input of which is connected to the output of the first NAND element The drawing shows a structural electrical circuit of the proposed detector. The digital frequency-phase detector contains two main triggers 1 and 2, an additional trigger 3, a reset node 4, two blocks 5 and 6 for detecting a sequence of pulses, two keys 7 and 8, an inverter 9, two elements. 10 and 11 of the delay, the first second, third and fourth elements AND-NOT 12-15, respectively, the trigger 16 display. The device works as follows. Short impulses arriving at the second inputs of the bases of the triggers 1 and 2 cause them to overturn, and depending on the sign of the preceding frequency detuning, short impulses are formed at the output of one of the main triggers 1 or 2, and the output of the other is proportional to the difference phases. At the same repetition frequency of the input pulses, which corresponds to the synchronization mode, the output oscillations of the main triggers through the keys 7 and 8, respectively, arrive at the outputs of the frequency-phase detector. If at a given time, pulses with a duration proportional to the phase difference are formed by the trigger 1, then an additional trigger 3 is in a state that permits the pulses of the main trigger 1 to pass through the key 7. At the same time, the resolving potential is also fed to the input of the third AND-NOT 14 element. Since When the main trigger 1 pulse ends, a pulse appears at the output of the reset node 4, the pulse of the main trigger 1 delayed by the delay element 11 and the reset pulse inverted by the inverter 9 coincide on the third and second inputs of the third AND-NE 1 element in time. At the output of the third element IS-NOT 14, a short pulse is formed, which through the fourth element IS-NOT 15 sets the trigger 16- to the state corresponding to the synchronization mode. In the absence of the synchronization mode, the pulse repetition frequency at the second inputs of the flip-flops 1 and 2 is different from one another. If the frequency of the pulses arriving at the second input of the main trigger 1, above the frequency of the pulses arriving at the second input of the main trigger 2, then the output of block 5 periodically appears pulses following with the difference frequency. The first of these pulses overturns the additional trigger 3 to the opposite state and the key 7 closes. In addition, the overturning of the additional trigger 3 leads to the cessation of the appearance of pulses at the output of the third element NAND 14, since the inhibitory potential is established at the first input of this element. At the output of the second element, AND-NO, 13 pulses will also not be due to the mismatch in time of the short output pulses of the main trigger 2 and the pulses of the node 4, a reset. At the same time, the pulses from the output of block 5 pass through the first AND-NO 12 element to the second input of the trigger 16 and set it to the position corresponding to the absence of synchronization. In this position, the trigger 16 is until synchronization occurs, and the pulses begin to flow to its first input again. The proposed detector, when used in band systems of phase-locked loop frequency, allows reducing the time to synchronization by several times. The invention of the digital frequency-phase detector for auth. St. No. 574864, characterized in that, in order to improve speed, four IS-NOT elements, an inverter, two delay elements and a 1-trigger trigger are entered into it, the inputs of the first IS-NO element are connected to the outputs of the pulse sequence recognition units, the first inputs of the second and the third I-NO elements are connected to the control inputs of the keys, the second inputs of the second and third I-NB elements are combined and connected to the output of the inverter connected by its input to the output of the reset node, the third inputs of the second and third I-NOT elements The corresponding delay elements are connected to the first outputs of the main triggers, the inputs of the fourth NAND element are connected to the outputs of the second and third NAND elements, and the output of the fourth NAND element is connected to the first input of the display trigger, the second input of which is connected to the output of the first AND element -NOT.