SU666550A1 - Integrator - Google Patents

Description

(54) ИНТЕГРИРУКХЦЕЕ УСТРОЙСТВО(54) INTEGRIRKHCEE DEVICE

. Изобретение относитс  к области аналоговой вычислительной техники и может быть использовано в счетно-решающих устройствах аналогового действи  .. The invention relates to the field of analog computing and can be used in analog computing devices.

Известно устройство дл  интегрировани , содержащее блок интегрировани , вход которого соединен с первым входом сумматора, и блок дифференцировани  1. Однако это устройство имеет большую погрешность.A device for integration is known comprising an integration unit, the input of which is connected to the first input of the adder, and a differentiation unit 1. However, this device has a large error.

Наиболее близкий техническим решением к изобретению  вл етс  устроство , содержащее сумматор, выход которого  вл етс  выходом устройства , и последовательно включенные первый блок, интегрировани , блок дифференцировани , блок вычитани , соединенный другим входом со входом первого блока.интегрировани  и со входом устройства, и второй блок интегрировани  2, Однако это устройство имеет малый диапазон работыThe closest technical solution to the invention is a device containing an adder, the output of which is the output of the device, and the first unit connected in series, an integration unit, a differentiation unit, a subtraction unit connected by another input to the input of the first integration unit and the second input unit. integration unit 2; However, this device has a small range of operation

Целыо изобретени   вл етс  расши1 )ение динамического диапазона работы устройства.The purpose of the invention is to expand the dynamic range of the device.

Эта цель достигаетс  тем, что п)редложенное устройство содержит дв буферных блока пам ти и последова (тельно включенные компаратор, генератор пачек импульсов и блок управлени , один из выходов которого подх:оединен к управл ющим входам буферных блоков пам ти, а другой - к установочным входам первого и второго блоков интегрировани , выходы которых соединены с информационными вхоДс1ми соответствующих буферных блоков This goal is achieved by the fact that p) the proposed device contains two buffer memory blocks and a successively connected comparator, a pulse generator and a control unit, one of whose outputs is connected to the control inputs of the buffer memory blocks and the other to the installation inputs of the first and second integration blocks, the outputs of which are connected to the information inputs of the corresponding buffer blocks

0 пам ти, подключенных выходами к соответствующим входам сумматора. Выход второго блока интегрировани  подсоединен к одному из входов компаратора , другой вход которого под5 к.гаочен ко входу посто нного напр -. жени  устройства. Каждый буферный блок пам ти содержит переключатель, информационный и управл ющий входы которого  вл ютс  одноименными вхо0 дами блока, а выходы подсоединены ко входам соответствующих элементов пам ти, выходы которых  вл ютс  выходами блока.0 memory connected by outputs to the corresponding inputs of the adder. The output of the second integration unit is connected to one of the inputs of the comparator, the other input of which is under 5 k. Long to the input of a constant voltage. device. Each buffer memory block contains a switch, the information and control inputs of which are of the same name as the inputs of the block, and the outputs are connected to the inputs of the corresponding memory elements, the outputs of which are the outputs of the block.

Схема интегрирующего устройства Integrating device circuit

5 приведена на чертеже.5 is shown in the drawing.

Устройство содержит первый 1 и второй 2 блоки интегрировани , блок 3 дифференцировани , блок 4 вычитани , компаратор 5, генератор 6 пачек импульсов, блок 7 управлени , буферные блоки 8 и 9 пам ти и сумматор 10.The device contains the first 1 and second 2 integration blocks, the differentiation block 3, the subtraction block 4, the comparator 5, the generator 6 bursts of pulses, the control block 7, the buffer blocks 8 and 9 of the memory and the adder 10.

Буферные блоки 8 и 9 пам ти содержат переключатели 11 и 12 и элементы пам ти 13 и 14 соответственно.The buffer blocks 8 and 9 of the memory contain switches 11 and 12 and memory elements 13 and 14, respectively.

Устройство работает следующим образом .The device works as follows.

На вход устройства подаетс  напр жение Е. С выхода блока интегрировани  1 через переключатель 11, замкнутый на вход первого элемента пам ти 13 блока 8, поступает через сумматор 10 сигнал на выход устройства . Коэффициент передачи блока дифференцировани  3.выбран равным 1. С его выхода корректирующий сигнал через блок вычитани  4, блок интегрировани  2, замкнутый переключатель 12 на вхсд первого элемента -пам ти 14 блока 8 и сумматор 10 поступает на выход устройства, компенсиру  динамическую сашбку блока интегрировани  1. При достижении максимально возможного напр жени  Uorp на выходе блока интегрировани  1 входной сигнал Е начинает через бло вычитани  4 интегрироватьс  блоком При достижении напр жени  на выходе блока 2, равного Uorp компаратор 5 формирует на выходе импульс, котрый запускает генератор 6 пачек импульсов высокой частоты (в пачке три импульса). управлени  под действием первого импульса с генератора б по первому выходу отключает переключатели 11 и 12 от входов элементов пам ти 13 и 14. Под действием второго входного импульса блок 7 управлени  по второму выходу устанавливает блоки интегрировани  1 и 2 в исходное положение, обнулй  последние. Под действием тре- тьего входного импульса блок 7 управлени  по первому выходу замыкает переключатели 11 и 12 на вторые элементы пам ти 13, 14. При этом на выходе первых элементов пам ти 13 и 14, ранее подключенных через переключатели 11, 12 к выходам блоков 1 и 2, остаетс  запомненное напр жение , которое пддаетс  на соответствующий вход сумматора 10. Зате цикл работы устройства повтор  етс .A voltage E is applied to the input of the device. From the output of the integration block 1 through the switch 11, closed to the input of the first memory element 13 of the block 8, through the adder 10 a signal is output to the output of the device. The transfer coefficient of the differentiation unit is 3. selected equal to 1. From its output, the correction signal through the subtraction unit 4, the integration unit 2, the closed switch 12 at the input of the first element — 14 and the block 8 and the adder 10 goes to the output of the device to compensate for the dynamic integration block 1. When the maximum possible voltage Uorp is reached at the output of the integration unit 1, the input signal E begins to be integrated through the subtraction unit 4 by the unit. When the voltage at the output of the unit 2 is equal to Warp, the comparator 5 forms ruet output pulse kotryj triggers burst generator 6, a high frequency (in a pack three pulses). control under the action of the first pulse from the generator b on the first output disconnects the switches 11 and 12 from the inputs of the memory elements 13 and 14. Under the action of the second input pulse, the control unit 7 on the second output sets the integration blocks 1 and 2 to the initial position, zeroing the last. Under the action of the third input pulse, the control unit 7 on the first output closes the switches 11 and 12 to the second memory elements 13, 14. At the same time, the output of the first memory elements 13 and 14, previously connected through the switches 11, 12 to the outputs of the blocks 1 and 2, the memorized voltage remains, which is applied to the corresponding input of the adder 10. At the same time, the cycle of operation of the device is repeated.

Применение новых элементов-, компаратора 5, генератора G пачек импульсов , блока 7 управлени  и двух блоков 8 и 9 буферных элементов пг1м ти- позволило значительно расширить линейный диапазон работы устройства.The use of new elements, comparator 5, generator G of pulses, control unit 7, and two blocks 8 and 9 of the buffer elements PG1m TI, has significantly expanded the linear range of operation of the device.

Claims (2)

1. Интегрирующее устройство, со0 держащее сумматор, выход которого  вл етс  выходом устройства, и последовательно включенные первый блок интегрировани , блок дифференцировани , блок вычитани , соединенный1. An integrating device, containing an adder, the output of which is an output of the device, and a series of first integration unit, a differentiation unit, a subtraction unit, connected 5 другим входом с входом первого блока интегрировани  и с входом устройства , и второй блок интегрировани , отличающеес  тем, что, с целью расширени  динамического5 with another input with an input of the first integration unit and with an input of the device, and a second integration unit, characterized in that, in order to expand the dynamic Q диапазона работы устройства, оно содержит два буферных лока пам ти и последовательно включенные компаратор , генератор пачек импульсов и блок управлени , один из выходов кос торого подсоединен к управл ющим входам буферных блоков пам ти, а другой - к установочным входам первого и второго блоков интегрировани , выходы которых соединены с информационными входами соответствующих буферных блоков пам ти, подключенных выходами к соответствующим входам сумматора, выход второго блока интегрировани  подсоединен к одному из входов компаратора, другой входThe device's Q range, it contains two buffer memory locations and a series-connected comparator, a pulse generator and a control unit, one of the outputs of the switch that is connected to the control inputs of the buffer memory blocks, and the other to the installation inputs of the first and second integration blocks. , the outputs of which are connected to the information inputs of the corresponding buffer memory blocks connected by the outputs to the corresponding inputs of the adder, the output of the second integrator is connected to one of the inputs of the compara ora, the other input of 5 которого подключен ко входу посто нного напр жени  устройства.5 which is connected to the input voltage of the device. 2.- Устройство по П.1, отличающеес  тем, что в нем каждый буферный блок пам ти содержит2.- A device according to claim 1, characterized in that in it each buffer memory block contains 0 переключатель, инфо  иационный и управл ю11р1й входы которого  вл ютс  одноименными входами блока, а выходы подсоединены ко входам соответствующих элементов пам ти, выходы которых  вл ютс  выходами блока.0 is a switch, the information and control inputs of which are the same inputs of the block, and the outputs are connected to the inputs of the corresponding memory elements whose outputs are the outputs of the block. Источники информацжй, прин тые во внимание при экспертизеSources of information taken into account in the examination 1.Авторское свидетельство СССР И 224916, кл. G 06 G 7/18, 1967.1. Author's certificate of the USSR And 224916, cl. G 06 G 7/18, 1967. 2.Авторское свидетельство СССР 542199, кл. G 06 G 7/18, oablJ7.2. Authors certificate of the USSR 542199, cl. G 06 G 7/18, oablJ7.