Изобретение относитс к импульсной технике и может быть использова но дл получени высоких значений коэффициента умножени частоты. Известен умножитель частоты разомкнутого типа, осуществл ющий умножение частоты следовани периодических импульсов и построенный на .базе генераторов импульсов образцовой частоты, делителей частоты, счетчиков импульсов и запоминающих регистров l . Принцип действи этого умножител частоты состоит в выполнении сче но-импульсным методом операций деле ни текущего периода следовани импульсов на результат и измерени предыдущего периода следовани импульсов входной частоты. Умножение входной частоты в W раз достигаетс тем, что частота заполнени периода входной частоты при выполнении опер ции делени в m раз больше частоты заполнени , используемой при измере нии временного интервала. Однако это устройство имеет огра . ниченную величину коэффициента.умно жени . Наиболее близким по технической сущности к предложенному вл етс устройство, содержащее счетчик, запоминающий регистр, управл емый делитель частоты, делитель опорной частоты и клапан. Коэффициент умножени в этом устройстве равен коэффициенту делени делител опорной частоты 2. Недостатком этого умножител частоты при заданной точности умно- жени , определ емой точностью измерени периода умножаемой частоты, вл етс то, что коэффициент умножени ограничен максимально допустимым значением образцовой частоты. Последн , в свою очередь, огранич иваетс быстродействием элементов устройства. Цель .«3:Обр етени - поншиен ие коэффициента умножени . Это достигаетс тем, что в умножитель частоты, содержащий клапан, делитель опорной частоты, первый вход которого подключен к источнику импульсов опорной частоты, а выходк счетному входу счетчика импульсов, выход которого через запоминающий регистр соединен с управл ющими входами управл емого делител частоты, второй вход делител опорной частоты и второй вход запоминакмцего регистра подключены к входной шине, введены 3 элемент задержки, элемент ИЛИ, узел фиксации нул и дополнительнь-ай упра делитель частоты, управл ющи входы которого соединены с выходами старших декад запоминающего регистр счетный вход - с источником импульсов опорной частоты, установочный вход- с выходом элемента ИЛИ, а выход - с первым входом клапана, второй вход которого подключен к выход узла фиксации нул , входы которого соединены с информационным выходом и входом переноса счетчика импульсо Установочны. вход управл емого дели тел частоты и первый вход элемента ИЛИ непосредственно и установочные входы счетчика импульсов и узла фик сации нул через элемент задержки подключены к входной шине, а второй вход элемента ИЛИ - к выходу управл емого делител частоты, счетный вход которого соединен с источником импульсов опорной частоты. На чертеже представлена структур электрическа схема умножител част ты. Умножитель частоты состоит из де лител 1 опорной частоты, выход которого подключен к счетному входу счетчика 2 импульсов, запоминающего регистра 3, включенного ме- щу выхода ми счетчика 2 и управл ющими входами управл емого делител частоты 4, эле мента задержки 5, дополнительного управл емого делител частоты б, элемента ИЛИ 7, узла 8 фиксации нул клапана 9 и источника 10 импульсов опорной частоты. . Устройство работает следующим образом. Импульсы опорной частоты f посту пают на вход делител 1 частоты, коэ фициент делени которого равен гп, и с его выхода на счетный вход счетчик 2. По каждому входному импульсу умно жаемой частоты f , числоу набранное в счетчике 2, переписываетс в запоминающий регистр 3 и с него подаетс на управл ющие входы управл е мого делител частоты 4, а счетчик 2 через элемент задержки 5 устанавли ваетс в нулевое исходное состо ние Таким образом, за один период Т сл довани импульсов умножаемой частоты f в счетчике 2 будет набрано число На счетный вход управл емого делител частоты 4 поступают импульсы опорной частоты а на выходе его формируютс импульсы с частотой - fa n -- лУправл ющие входы дополнительного управл емого делител частоты б подключены к выходам старших декад запоминающего регистра 3. Число стар ших декад этого регистра,, подключаемых к дополнительному управл емому 8 делителю частоты б, на единицу больше числа оставшихс неподключенными младших декад. В общем случае при нечетном числе i декад в запоминающем регистре 3 к входам дополнительного управл емого делител б подключаетс () /2 старших декад, а при четном числе 1 декад к входам дополнительного управл емого делител частоты б if2- / старших декад. Импульсы опорной частоты Q одновременно поступают и на счетный вход дополнительного управл емого делител частоты б, а импульсы с выхода управл емого делител частоты 4 через элемент ИЛИ 7 поступают на установочный вход дополнительного управл емого делител частоты б, устанавлива его в нулевое состо ние IT) раз за один период следовани импульсов умножаемой частоты f. Допустим, запоминающий регистр 3 состоит из трех декад, Число п, записанное в нем, можно представить в виде , где а,Ь,с - число единиц, записанное в старшей, средней и младшей декадах соответственно. К входу дополнительного управл емого делител частоты б подключены две старшие декады а и b запоминающего регистра 3. Как видно из выражени (1), за один период TXумножаемой частоты fx на входы управл емых делителей частоты 4 и 6 поступит nm периодов Тр опорной частоты. На выходе управл емого делител частоты 4 по вл етс импульс каждый раз, когда на его счетный вход поступает определенное число импульсов, равное числу, записанному в запоминающем регистре и подаваемому на управл ющие входы делител . Следовательно, за один период Т X на выходе управл емого делител 4 по витс m импульсов. Поскольку каищый раз с по влением импульса на выходе управл емого делител частоты 4 в дополнительном управл емом делител частоты 6 тер етс с единиц из-за сброса его в нулевое состо ние импульсом свыхода делител частоты 4, за один период TX на выходе дополнительного управл емого делител частоты б будет следующее число импульсов nin-mc (abc)-m-mc abCCabo - m -T-:1OttlFT cTb - ati Следовательно, на выходе Дополнительного управл емого делител частоты 6 формируетс последовательность импульсов с частотой . В общем случае при нечетном числе i декад- в запоминающем регистре 3 в предлагаемом умножителе обеспечиваетс повышение коэффициента умно1 - ( жени на пор дков.The invention relates to a pulse technique and can be used to obtain high values of a frequency multiplication factor. An open-type frequency multiplier is known, which multiplies the frequency of the following periodic pulses and is based on a base of pulse generators of exemplary frequency, frequency dividers, pulse counters and memory registers l. The principle of operation of this frequency multiplier is to perform the current pulse period on the result using the pulse-counting method and measure the previous pulse frequency of the input frequency. The multiplication of the input frequency by W times is achieved by the fact that the frequency of filling the period of the input frequency when performing division operations is m times the frequency of the filling used in measuring the time interval. However, this device has an ogre. unremarkable value of the coefficient. The closest in technical essence to the proposed is a device comprising a counter, a memory register, a controlled frequency divider, a frequency divider and a valve. The multiplication factor in this device is equal to the division factor of the reference frequency divider 2. The disadvantage of this frequency multiplier with a given multiplication accuracy, determined by the measurement accuracy of the multiplied frequency period, is that the multiplication factor is limited by the maximum allowable value of the reference frequency. The latter, in turn, is limited by the speed of the elements of the device. Target. “3: Turning Down - A Multiplication Factor. This is achieved in that the frequency multiplier, containing the valve, the reference frequency divider, the first input of which is connected to the source of the reference frequency pulses, and the output of the counting input of the pulse counter, the output of which is connected to the control inputs of the controlled frequency divider, through the memory register the divider of the reference frequency and the second input of the memory register are connected to the input bus, 3 delay elements, the OR element, the zero-fixing node and the additional frequency regulator are introduced that control the inputs о are connected to the outputs of the higher decades of the register; the counting input is with the source of the reference frequency pulses, the installation input is with the output of the OR element, and the output is connected to the first valve input, the second input of which is connected to the output of the zero-fixing node and which inputs transfer counter input pulse setting. the input of the controlled frequency divider and the first input of the OR element directly and the installation inputs of the pulse counter and the fi xing node are connected via the delay element to the input bus, and the second input of the OR element to the output of the controlled frequency divider, the counting input of which is connected to the pulse source reference frequency. The drawing shows the structures of the electrical circuit multiplier parts. The frequency multiplier consists of the reference frequency divider 1, the output of which is connected to the counting input of the counter 2 pulses, the storage register 3, switched on by the outputs of the counter 2 and the control inputs of the controlled frequency divider 4, delay element 5, an additional controlled frequency divider b, the element OR 7, node 8 fixing zero of the valve 9 and the source 10 of the reference frequency pulses. . The device works as follows. The pulses of the reference frequency f are delivered to the input of the divider 1 frequency, the division factor of which is equal to rp, and from its output to the counting input counter 2. For each input pulse of the multiplied frequency f, the number dialed in counter 2 is rewritten into the storage register 3 and from it is fed to the control inputs of the controlled frequency divider 4, and the counter 2 through the delay element 5 is set to the zero initial state. Thus, in one period T of the multiplying frequency pulses f in the counter 2 the number will be dialed. The counting input control Frequency divider 4 is supplied with reference frequency pulses and pulses with a frequency of - fa n are generated at its output. The control inputs of the additional controlled frequency divider b are connected to the outputs of the senior decades of the memory register 3. The number of the senior decades of this register connected to additional control 8 frequency divider b, one more than the number of the remaining non-connected lower decades. In the general case, for an odd number i of decades in the storage register 3, the inputs of the additional controlled divider b are connected () / 2 senior decades, and for an even number of 1 decades, the if2- / senior decades are connected to the inputs of the additional controlled frequency divider. The reference frequency Q pulses simultaneously arrive at the counting input of the additional controlled frequency divider b, and the pulses from the output of the controlled frequency divider 4 through the OR 7 element arrive at the installation input of the additional controlled frequency divider b, setting it to the zero state (IT) for one period of the following pulses of the multiplied frequency f. Suppose that the memory register 3 consists of three decades. The number n written in it can be represented as, where a, b, c is the number of units recorded in the high, middle and junior decades, respectively. To the input of the additional controlled frequency divider b, two senior decades a and b of the storage register 3 are connected. As can be seen from the expression (1), for one period TX of the multiplied frequency fx, the inputs of the controlled frequency dividers 4 and 6 will go nm periods Tr of the reference frequency. At the output of the controlled frequency divider 4, a pulse appears each time when a certain number of pulses arrive at its counting input, equal to the number written in the memory register and fed to the control inputs of the divider. Therefore, in one period T X at the output of the controlled divider 4, Vits m is produced. Since the occurrence of a pulse at the output of a controlled frequency divider 4 in the additional controlled frequency divider 6 is lost from one units due to its being reset to the zero state by a pulse of the frequency divider 4, in one period TX at the output of the additional controlled divider frequency b will be the next number of nin-mc (abc) -m-mc abCCabo-m -T- pulses: 1OttlFT cTb - ati Therefore, at the output of the Additional Controlled Frequency Divider 6, a sequence of pulses is formed with a frequency. In the general case, with an odd number of i decad- es, in the storage register 3 in the proposed multiplier, an increase in the coefficient smart1 - (ordering by orders) is provided.