SU652615A1 - Устройство дл обращени к блокам оперативной пам ти - Google Patents
Устройство дл обращени к блокам оперативной пам тиInfo
- Publication number
- SU652615A1 SU652615A1 SU762375715A SU2375715A SU652615A1 SU 652615 A1 SU652615 A1 SU 652615A1 SU 762375715 A SU762375715 A SU 762375715A SU 2375715 A SU2375715 A SU 2375715A SU 652615 A1 SU652615 A1 SU 652615A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- memory
- decoder
- outputs
- address
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
(54)
УСТРОЙСТВО дл ОБРАЩЕНИЯ К БЛОКАМ СЭТЕРАТИВНОЙ ПАМЯТИ
Изобретение относитс к вьтислительнсй технике и может быть использовано при организации обраще1ш процессора к блокам оперативкой пам ти.
В современных многопроцессовых вычислительных системах используетс оперативна пам ть бопьшбгЬ объема, состо ща из отделыаэ1х блоков. Как правило , длительность работы пам ти намного превышает длительность рабочего такта процессоров. В св зи с этим в системах используетс предварительна выборка операвдов и команд из нескольких блоков оперативной пам ти одновременно, Известна организаци обращени к оперативной пам ти, где предварительный запуск нескольких блоков пам ти осушествл етс , если адреса обращений относ тс к разным блокам flj Наиболее близким к изобретению техническим решением вл етс устройство обращени к пам ти содержащее индивидуальные дл каждого блока пам ти счетчики цикла и триггеры запоцинани обращени к пам ти 2.
Это устройство характеризуетс громозд- ; костью схемы и сильной зависимостью количества оборудовани от количества блоков оперативной пам ти.
Claims (2)
- Целью изобретени вл етс повышение надежности при значительном уменьшении оборудовани , В описываемом устройстве это достигаетс тем, что в нем счетчики шжла работы пам ти заменены одной Последовательно соединенной линией сдвиговых регистров, в которую поступа- ют номера блоков, оперативной пам ти, зан тых обращени ми и по которой они перемещаютс от ее начала к концу, причем каждый номер блока находитс в . линии сдвига врем , равное времени цикла работы пам ти. Вход линии сдвига подключен к дешифратору, выход которого устанавливает в состо ние О CODTW ветствующий триггер свободной пам ти. Выход линии сдвига подключен к другому дешифратору, выход которого устанавливает упом тутый триггер свободноД пам ти в состо ние I. На чертеже приведена блок-схема описываемого устройства. Оно содержит выходной регистр 1 адреса обращени к пам ти, адресные регистры 2 и 3 з-шросов на обращение к пам ти, элементы И 4 и 5 подключени адресных регистров запросов к вых ному регистру адреса обращени к ти, триггеры 6,свободнь1х блоков пам т дещифраторы 7 и номера .запрашиваемого блока пам ти, двухвходовые элеме ты И 9 и 10, элемен1Ъ1 ИЛИ 11 и 12 на -11 - входов, блок 13 приоритета запросов , дешифратор 14 номера блока пам ти, к которому начинаетс обращение , последовательно соединенные ре- ристры сдвига 15 и дешифратор 16 номера блока пам ти, обращение к котороКу заканчиваетс . На адресные регистры 2 и 3 поступают адреса чеек оперативной пам ти, к которым должно быть произведено обращение . Часть разр дов каждого адреса определ юща номер блока пам ти, поступает на свой дл каждого запросчика дешифратор 7 и 8 на-Ц -входов соответ ственно числу блоков пам ти. Сигнал с выхода дешифратора при состо нии соогвегсгвующего триггера 6 свободной пам ти через один из элементов И 9 и 10 и один из элементов ИЛИ 11 и 12 разрешает однок1у из входов работу одного из элементов И 4 и 5, через которые в соответствии с приоритетом, определ емым блоком приоритета 13, на выходной регистр 1 поступает содержимое одного из адресных регистров 2 и 3. С выходного регистра 1 адрес обращени направл етс в соответст вующий блок оперативной пам ти, а часть разр дов, определ юща номер блока пам ти, поступает на вход дешифратора 14, выход которого устанавливает в состо ние О соответствующий триггер 6 свободной пам ти. Кроме того , номер блока пам ти с выхода регист ра 1 поступает в последовательно соеди- неннью регистры сдвига 15, а с выхода этой сдвиговой цепочки номер блока пам ти поступает на дешифратор 16, выход tcoTOporo устанавливает в состо ние 1 соответствующий триггер свободной пам ти. Общее количество разр дов последовательно соединенных регистров сдвига подсчитываеггс по формуле N-K-Ceogf , причем 7- 1, где Вр. N - количество .разр дов регистров сдвига; Т - длительность цикла оперативной пам ти -tgp- минимальное врем , через которое монсет поступить новьтй запрос на регистр 1; fl- число блоков оперативной пам ти. Формула изобретени У.стройство дл обращени к блокам оперативной пам ти, содержащее адресные регистры, одни из выходов которых . подключены ко входам первого и второго дещифраторов, выходы которых подключены к первым входам первых элементов И, вторые входы которых подключены к выходам триггеров, а выходы элемен- тов И подключены ко входам элементов ИЛИ, выходы которых подключеньг к первым входам вторых элементов И, вторые входы которых подключены к выходам блока приоритета, третьи входы вторых элементов И подключены к другим выходам адресных регистров, выходы вторых элементо И подключены ко входам выходного регистра, одни выходы которого подключены ко входам третьего дешифратора , вьгходы которого подключены ко входам установки в О триггеров, отличающеес тем, что, с целью повышени надежности устройства, оно содержит четвертый дешифратор и последовательно соединенные регистры сдвига, входы которых подкл1рчены ко входам третьего дешифратора, а выходы - ко входам четвертого дешифратора, выходы которого подключены ко входам установки в 1. соответствующих триггеров . ,,.,.., Источ1шки информации, прин тые во внимание при экспертизе 1.Катцан Г. Вычислительные машины сйстемы370. М., Мир, 1974, C.246-24S..
- 2.ЭВМ БЭСМ-6, ИЫ1. 700.0ОО Т02, T.1I1./4412 1I .. I2- с
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762375715A SU652615A1 (ru) | 1976-06-23 | 1976-06-23 | Устройство дл обращени к блокам оперативной пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762375715A SU652615A1 (ru) | 1976-06-23 | 1976-06-23 | Устройство дл обращени к блокам оперативной пам ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU652615A1 true SU652615A1 (ru) | 1979-03-15 |
Family
ID=20666819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762375715A SU652615A1 (ru) | 1976-06-23 | 1976-06-23 | Устройство дл обращени к блокам оперативной пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU652615A1 (ru) |
-
1976
- 1976-06-23 SU SU762375715A patent/SU652615A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4158227A (en) | Paged memory mapping with elimination of recurrent decoding | |
SU1420601A1 (ru) | Вычислительна система | |
US4068304A (en) | Storage hierarchy performance monitor | |
US3760369A (en) | Distributed microprogram control in an information handling system | |
US3094610A (en) | Electronic computers | |
GB1454810A (en) | Data processing apparatus | |
US4188662A (en) | Address converter in a data processing apparatus | |
KR890002756A (ko) | 데이타 처리가속기 | |
US4714990A (en) | Data storage apparatus | |
GB1332797A (en) | Programme interrupt facilities in data processing systems | |
SU652615A1 (ru) | Устройство дл обращени к блокам оперативной пам ти | |
CA1182579A (en) | Bus sourcing and shifter control of a central processing unit | |
US3337851A (en) | Memory organization for reducing access time of program repetitions | |
GB1594066A (en) | Method and arrangement for speeding up the calculation of the address of a microinstruction in a data processing system | |
SU741269A1 (ru) | Микропрограммный процессор | |
RU2130198C1 (ru) | Вычислительная машина | |
SU1198526A1 (ru) | Устройство дл выбора адреса внешней пам ти | |
SU894715A1 (ru) | Микропроцессор | |
SU602950A1 (ru) | Вычислительна система последовательного действи | |
SU737952A1 (ru) | Устройство управлени буферной пам тью | |
SU692400A1 (ru) | Вычислительна система | |
SU1205144A1 (ru) | Устройство дл распределени заданий процессорам | |
SU651413A1 (ru) | Устройство дл управлени замещением информации | |
GB2056134A (en) | Data Processing System including a Cache Store | |
SU1472909A1 (ru) | Запоминающее устройство с динамической адресацией |