(54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО признаковой информации на выходе регист , .ра признаков опроса не происходили, что существенно сужает область применени устройства. -Целью изобретени вл етс расширение области применени устройства. Поставленна цель достигаетс тем, что устройство содержит блок пам ти, третий и четвертый регистры, последовательно соединенные первый и второй элементы задержкии соответственно третий и четвертый элементы задержки, блоки местного управлени коммутаторы, третие, четвертые и п тые группы элементов И , элементы ИЛИ и НЕ, при этом входы первого, второго, третьих и четвертых блоков местного управлени соединены с выходами основных элементов пам ти , выходы третьих и четвертых блоков местного управлени соединены соответственно со входами четвертого и третьего регистров , выходы блока пам ти соединены с первыми информационными входами первого и второго коммутатора, выходы третьего регистра соединены со вторыми информационными входами первого и второго коммутатора , а выходы четвертого регистра подключены к третьим информационным входам второго коммутатора и к информационным входам третьего коммутатора, выход первого блока местного управлени соединен с одним входом первого элемента ИЛИ, другой вход которого через первый элемент НЕ соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов И первой группы, выход первого блока местного управлени подключен ко входу первого элемента задержки и к одному входу третьего элемента ИЛИ, другой вход которого подключен к выходу второго блока местного управлени и ко входу третьего элемента задержки , а выход через второй элемент НЕ - к одним входам элементов И третьей группы, другие входы которых подключенык выходам соответствующих элементов И первой группы, а выходы - ко вторым входам элементов И второй груп-пы, выходы первого и третьего элементов задержки соединены соответственно с первым и вторым управл ющими входами первого коммутатора, а также со входами четвертого элемента ИЛИ, выходы второго и четвертого элементов задержки и четвертого элемента ИЛИ соединены соответственно с первым, вторым и третьим управл ющими входами второго коммутатора , управл ющий вход третьего коммутатора соединен через п тый элемент ИЛИ с выходами второго и четвертого элементов задержки, выход второго элемента задержки соединен со входами блока пам ти , выходы первого коммутатора соединены с одним из входов элементов И четвертых групп, другие входы которых соединены с вьь ходами соответствующих четвертых коммутаторов , а выходы соединены поразр дно с соответствующими основными элементами, па/м ти, выходы второго коммутатора соединены с первыми входами элементов И п тых групп, со вторыми входами которых через элементы НЕ вторых групп соединены основные элементы пам ти, а с третьими входами соответствующие выходы четвертых коммутаторов , выходы элементов И п тых групп подключены ковходам соответствующих дополнительных элементов пам ти, первые информационные входы четвертых коммутаторов соединены с выходами первого регистра, а вторые информационные входы подключены к выходам основных элементов пам ти соответствующего разр да, первые управл ющие входы четвертых коммутаторов через третий элемент НЕ соединены с выходом п того элемента ИЛИ, а вторые управл ющие входы - с соответствующими выходами третьего коммутатора, входы блоков местного управлени соединены с выходами четвертых коммутаторов. На чертеже изображена структурна схема предложенного устройства. Устройство содержит основные элементы 1 пам ти, чейки 2 пам ти дл хранени первых ассоциативных признаков, дополнительные элементы 3 пам ти, чейки 4 пам ти , индикаторы 5, элементы ИЛИ 6 первой группы, элементы ИЛИ 7 второй группы, элементы И 8 первой группы, элементы НЕ 9 первой группу, элементы И 10 второй группы, элементы ИЛИ 11 третьей группь, первый регистр 12, второй регистр 13, блок 14 пам ти , служащий дл хранени начального адреса свободной зоны пам ти, третий регистр 15 четвертый регистр 16, первый блок 17 местного управлени , второй, блок 18 местного управлени , третьи блоки 19 местного управлени , четвертьте блоки 20 местного управлени , первый элемент 21 задержки, второй элемент 22 задержки, третий элемент 23 задержки , четвертый элем.ент 24 задержки, первый коммутатор 25, второй коммутатор 26, третий ком.мутатор. 27, четвертые коммутаторы 28, элементы И 29 третьей группы, элементы И 30 четвертых групп, эле.менты И 31 п тых групп, элементы НЕ 32 вторых групп, первый элемент ИЛИ 33, первый элемент НЕ 34, второй элемент ИЛИ 35, третий элемент ИЛИ 36, второй элемент НЕ 37, четвертый элемент ИЛИ 38, п тый элемент ИЛИ 39 и третий элемент НЕ 40. Одни входы индикаторов 5 соединены с выходами соответствующих основных и дополнительных элементов пам ти, а другие входы - с выходами четвертых коммутаторов 28, подключенных по первым информационным входам к выходам соответствующих разр дов первого регистра 12, хран щего признаки опроса.Входы блоков 17 - 20 соединены с выходами основных элементов пам ти 1- и четвертых коммутаторов 28. Элемент ИЛИ 33 по выходу соединен со входом первого Элемента задержки 21 и со входом элемента ИЛИ 36, а по входу - с выходом блока 17 и через элемент НЕ 34 с выходом элемента ИЛИ 35, входы которого подключены к выходам элементов И 8. Выход блока 18 соединен со входом третьего элемента 23 задержки и со входом элемента ИЛИ 36, подключенного по выходу через элемент НЕ 37 к одним входам элементов И 29, другие входы которых соединены с выходами элементов И 8, а выходы - с одними входами соответствующих элементов И 10, другие входы которых соединены с выходами соответствующих основных элементов пам ти 1, а выходы поразр дно через элементы ИЛИ 11 - со входами второго регистра 13. Выходы блоков 19 и 20 соединены соответственно со входами регистра 16 и 15. Выходы блока 14 и регистр 15 соединены соответственно с первыми и вторыми информационными входами коммутаторов 25 и 26, а выходы регистра 16 - с третьими информационными входами коммутатора 26 и с информационными входами коммутатора 27.Элемент 21 задержки соединен по выходу с первым управл ющим входом коммутатора 25, со входом элемента 22 задержки и со входом элеменат ИЛИ 38, другой вход которого подключен к выходу элемента задержки 23 и ко входу элемента задержки 24, а выход - к третьему управл ющему входу коммутатора 26, первый и второй управл ющие входы которого подключены соответственно к выходам , элементов задержки 22 и 24И ко входам элемента ИЛИ 39, выход которого соединен с управл ющим входом коммутатора 27 и через элемент НЕ 40 с первыми управл ющими входами коммутаторов 28, вторые информационные входы которых соединены с выходами элементов 1 пам ти соответствующих разр дов . Выходы коммутаторов 25-27 соединены соответственно со входами элементов И 30, И 31 и со вторыми управл ющими входами коммутаторов 28, подключенных по выходу к другим входам элементов И 30 и 31. При этом элементы И 30 по выходу подключены ко входам элементов , а элементы И 31 - ко входам элементов 3, причем третьи входы элементов И 31 соединены через элементы НЕ 32 с выходами элементов пам ти 1. Перед началом работы устройства во всех чейках 2 и во всех чейках 4 хран тс нулевые значени ассоциативных признаков. При формировании сигнала опроса и при наборе признаков на выходе регистра 12, в котором,например, единицы наход тс на выходе 1-го, 2-го, 3-го и 6-го разр дов регистра , т. е. набор признаков соответствует коду 000000100111, ассоциативные признаки опроса через открытые по первым управл ющим вхбдам вентили (на чертеже не показаны ) четвертых коммутаторов 28 (сигнал на выходе элемента НЕ 40-«I) поступают на индикаторы 5, а также на входы блоков 17-20 и на первые входы элементов И 30 и И 31 четвертых и п тых групп. На выходе блока 14 пам ти после приведени устройства в исходное состо ние сформирован адрес первой чейки. При этом ни один из индикаторов 5 не срабатывает, так как ни в одном из элементов и 3 нет значени «1, совпадающего с поступающим с регистра 12 с соответствующего разр да значением .«.- Поэтому ни один из элементов ИЛИ 6 первой группы не формирует значение «1, вследствие чего ни один из элементов И 8 первой группы также не формирует значение .«1, а на выходе элемента ИЛИ 35 формируетс «О, по которому сигнал «1 с выхода элемента НЕ 34 через элемент ИЛИ 33 поступает на вход элемента 21 задержки, задерживающего данный управл ющий сигнал на один такт. . При этом в первом такте обращени ни один из блоков 19 и 20 не срабатывает,так как еще ни одна чейка не попала в зан тую зону, поэтому регистр 16 во все последующие такты обращени остаетс в нулевом состо нии . Во втором такте сигнал с выхода элемента 21 задержки поступает на первый управл ющий вход первого коммутатора 25, через который по сформированному на выходе блока 14 адресу разрещает запись информации через элементы И 30 в основные элементы I первой чейки, в результате чего в эту чейку записываетс код 000000100111. . В третьем такте по сигналу с выхода элемента 22 задержки и по нулевым значени м с выходов третьего коммутатора 27 (регистр 16 в нулевом состо нии) запрещаетс Срабатывание коммутаторов 28 соответствен.но как по первым, так и по вторым управл ющим входам, вследствие чего в дополнительные элементы 3 первой чейки информаци не запись1ваетс , в то же врем в блоке П по сигналу с элемента 22 задержки формируетс следующий по пор дку адрес чейки, т. е. адрес второй чейки устройства ( блок 14 может представл ть собой обычный сдвигающий регистр, в котором в конце каждого цикла обращени к устройству, где выполн етс запись информации в новую чейку, т. е. первую чейку свободной зоны, производитс сдвиг единицы на один разр д, с формированием следующего адреса начала свободной зоны). Далее при формировании в следующем цикле обращени к устройству на- выходе регистра 12, например, кода 00000100 100 срабатывает блок 17, вы вл ющий в первой чейке относ щейс в этот момент уже к зан той зоне, в 1-ом, во 2-ом и 6-ом разр дах единиц , которых нет на выходе регистра 12. По этому коду срабатывает также относ щийс к первой чейки блок 19, который запускает соответствующий адресу первой чейки первый разр д регистра 16. Во втором такте,аналогично записи основных признаков в первую чейку, производитс запись единиц в элементы 1 второй чейки в 3-ий, в 4-ый и в 7-ой разр ды, т. е. за писываетс указанный выше код 00000100110, В то же врем , по сигналу «I на третьем управл ющем входе второго коммутатора 26, поступающему с выхода элемента ИЛИ 38, и по сигналу «1 на третьем информационном входе первого разр да этого коммутагора , поступившемуС выхода первого разр да регистра 16, разрешаетс запись единич-. ных значений с выхода регистра признаков опроса в дополнительные элементы 3 первой чейки через соответствующую группу элементов И 31 только в те разр ды, в которых в основном элементе I нет поступающей с регистра признаков опроса единицы, j. е. в 4-ый и в 7-ой разр ды. В третьем такте по сигналу первом управл ющем входе ко.ммутатора 26 и на первом,информационном входе 2-го разр да этого коммутатора, а также по сигналу запрета на -первых управл ющих входах четвертых коммутаторов 28 и сигналам «1 на управл ющем входе третьего ко1 шутатора и информационном входе первого разр да этого коммутатора обеспечиваетс аналогично записи в первую чейку; запись ассоциативных признаков в дополнительные элементы 3 второй чейки. Только ассоциативные признаки поступают не с выхода регистра признака опроса, а с выхода основных элементов 1 первой чейки. При формировании в следующем цикле обращени на выходе регистра 12 кода 000010001011 этот код аналогично предыдущему , запишетс в третью чейку в эле менты 1, а одновременно выбираемые в первом такте данного цикла обращени запищутс единицы в элементы 3 восьмого разр да обеих чеек. При этом в третьем такте в элементы 3 третьей чейки в 3-ий, в 6-ой и в 7-ой разр ды запишутс значени «1. Аналогично, в следующем, цикле обращени при формировании на выходе регистра 12 кода I10I00001010 запищутс основные и дополнительные признаки в четвертую чейку и новые дополнительные признаки в первую, во вторую и в третью чейки. Единственным отличием вл етс тагчго из-3 5СТаШВленных в предыдущих циклах между первыми трем чейками взаимозапретов ниодин из элементов И 8 не срабатывает, вследствие чего запуск элемента 21 задержкии пОследуща запи-сь будут обеспечивагьс посигналу «1, формируемому на выходе элемента НЕ 34. В следующем цикле при формировании кода признаков опроса 011000100111 срабатывает блок 18, вы вл ющий отсутствие при опросе в первой чейки в 10-ом и в 11-ом разр дах поступающих с регистра признаков опроса единиц при совпадении информации по остальным разр дам, а также срабатывает относ щийс к первой чейки блок 20, который переводит первый разр д регистра 15 в единицу. Далее, аналогично предыдущим циклам, в первую чейку записывакэтс новые основные признаки в 10-ый ив 11-ый разр ды, а в четвертую чейку (из-за совпадени хран щейс в ней в 1(-ом разр де единицы в ОСНОВНОМ элементе пам ти с единицей 1Г-го разр да, поступающей с регистра 12) записываютс соответствующие признаки в дополнительные элементы пам ти. Единственным отличием вл етс то, что во втором и в третьем тактах обращени к устройству к элементам И 30 и И 31 соответствующих чеек через коммутаторы 25 и 26 подключаетс не блок 14, а регистр 15. В конце всех циклов обращени к устройству регистры 15 и 16 обнул тс . В режиме считывани информации выбираетс всегда только одна чейка ( чейки, совпадающие по отдельным признакам со считываемой, заблокированы по записанным в дополнительные элементы 3 чеек признакам ), при этом по несрабатыванию блоков 17 и 18 и отсутствию сигнала «1 на выходе элемента НЕ 34 производитс считывание информации из чейки через соответствующие элементы И 10 и ИЛИ И в выходной регистр 13.: При этом срабатывают относ щиес к данной чейке элементы ИЛИ 6 и И 8 и не срабатывают соответственно элементы ИЛИ 7 и НЕ 9, так как ни в одном из элементов 3 по опрашиваемым признакам не записаны «1, Например, по кодам признаков опроса 000000000111, 000000100000 и 011000000000 считываетс содержимое первой чейки, и, следовательно, те хран щиес в ней признаки , которые отсутствуют в коде признаков опроса. По коДай признаков опроса 110000001010 и 000100000000 считываетс , например, четверта чейка. Аналогично считываютс и другие чейки. При этом в другом варианте конкретного исполнени в устройстве дополнительно может быть использована обычна адресна система, обеспечивающа запись и считывание из устройства по адресу на входе.. Изобретение позвол ет дл самых различных наборов ассоциативных признаков, формируемых на выходе первого регистра и измен ющихс во времени самым различным образом , обеспечить самоорганизацию при записи этих признаков как в свободные чейки, так и в свободные разр ды чеек, за счет вы влени отличий между информацией на входе пам ти и информацией, ранее записанной в пам ть.(54) ASSOCIATIVE STORAGE DEVICE no indicative information was output at the output register. There were no signs of interrogation, which significantly narrows the field of application of the device. The object of the invention is to expand the field of application of the device. The goal is achieved by the fact that the device contains a memory block, third and fourth registers, first and second delay elements connected in series, third and fourth delay elements, local control blocks switches, third, fourth and fifth groups of AND elements, OR elements and NOT , while the inputs of the first, second, third and fourth local control blocks are connected to the outputs of the main memory elements, the outputs of the third and fourth local control blocks are connected respectively from the input the fourth and third registers, the outputs of the memory unit are connected to the first information inputs of the first and second switches, the outputs of the third register are connected to the second information inputs of the first and second switches, and the outputs of the fourth register are connected to the third information inputs of the second switch , the output of the first local control unit is connected to one input of the first OR element, the other input of which through the first element is NOT connected to the output of the second ele OR, whose inputs are connected to the outputs of elements AND of the first group, the output of the first local control unit is connected to the input of the first delay element and to one input of the third OR element, the other input of which is connected to the output of the second local control unit and to the input of the third delay element. output through the second element is NOT to one input of elements AND of the third group, the other inputs of which are connected to the outputs of the corresponding elements AND of the first group, and outputs to the second inputs of elements AND of the second group, outputs of the first and the third delay elements are connected respectively to the first and second control inputs of the first switch, as well as to the inputs of the fourth OR element, the outputs of the second and fourth delay elements and the fourth OR element are connected respectively to the first, second and third control inputs of the second switch, the control the input of the third switch is connected through the fifth OR element to the outputs of the second and fourth delay elements; the output of the second delay element is connected to the inputs of the memory block; the outputs of the first to The mmutator is connected to one of the inputs of elements AND of the fourth groups, the other inputs of which are connected to each of the respective fourth switches, and the outputs are connected bitwise to the corresponding main elements, pairs / outputs, the outputs of the second switch are connected to the first inputs of the elements And the fifth groups, with the second inputs of which, through the elements of the NOT of the second group, the main memory elements are connected, and with the third inputs of the corresponding outputs of the fourth switches, the outputs of the elements of the And fifth groups are connected to the leads additional data elements, the first information inputs of the fourth switches are connected to the outputs of the first register, and the second information inputs are connected to the outputs of the main memory elements of the corresponding bit, the first control inputs of the fourth switches are NOT connected to the output of the fifth element OR, and the second control inputs to the corresponding outputs of the third switch, the inputs of the local control units are connected to the outputs of the fourth switches. The drawing shows a block diagram of the proposed device. The device contains the main elements 1 of memory, cells 2 of memory for storing the first associative features, additional elements 3 of memory, cells 4 of memory, indicators 5, elements OR 6 of the first group, elements OR 7 of the second group, elements AND 8 of the first group, NOT elements 9 of the first group, elements AND 10 of the second group, elements OR 11 of the third group, first register 12, second register 13, memory block 14, used to store the starting address of the free memory zone, third register 15 fourth register 16, first block 17 local control, second, block 18 estno control, the third local control units 19, chetvertte local control units 20, the first delay element 21, a second delay element 22, a third delay element 23, a fourth delay elem.ent 24, first switch 25, second switch 26, third kom.mutator. 27, fourth switches 28, elements AND 29 of the third group, elements AND 30 of the fourth groups, elements AND 31 fifth groups, elements NOT 32 second groups, first element OR 33, first element 34, second element OR 35, third element OR 36, the second element is NOT 37, the fourth element is OR 38, the fifth element is OR 39 and the third element is NOT 40. Some of the inputs of indicators 5 are connected to the outputs of the corresponding main and additional memory elements, and the other inputs are connected to the outputs of fourth switches 28 connected on the first information inputs to the outputs of the corresponding The gaps of the first register 12, which stores the polling characteristics. The inputs of blocks 17-20 are connected to the outputs of the main memory elements of the 1st and fourth switches 28. The OR element 33 is connected to the input of the first Delay element 21 and to the input of the OR element 36, and input - with the output of block 17 and through the element NOT 34 with the output of the element OR 35, the inputs of which are connected to the outputs of the elements AND 8. The output of the block 18 is connected to the input of the third delay element 23 and to the input of the element OR 36 connected to the output through the element NOT 37 to one of the inputs of the elements And 29, others in Which odes are connected to the outputs of the AND 8 elements, and the outputs to one input of the corresponding AND 10 elements, the other inputs of which are connected to the outputs of the corresponding main memory elements 1, and the outputs are through the OR 11 elements to the inputs of the second register 13. The outputs of the blocks 19 and 20 are connected respectively to the inputs of the register 16 and 15. The outputs of the block 14 and the register 15 are connected respectively to the first and second information inputs of the switches 25 and 26, and the outputs of the register 16 to the third information inputs of the switch 26 and to the information the inputs of the switch 27. The delay element 21 is connected at the output to the first control input of the switch 25, to the input of the delay element 22 and to the input of the element OR 38, another input of which is connected to the output of the delay element 23 and to the input of the delay element 24, and the output to the third control input of the switch 26, the first and second control inputs of which are connected respectively to the outputs, delay elements 22 and 24I to the inputs of the OR element 39, the output of which is connected to the control input of the switch 27 and through the element HE 40 with the first control input switches 28, the second information inputs which are connected to the outputs of the memory elements 1 corresponding bits. The outputs of the switches 25-27 are connected respectively to the inputs of the elements 30 and 31 and to the second control inputs of the switches 28 connected via the output to the other inputs of the elements 30 and 31. At the same time, the elements 30 of the output are connected to the inputs of the elements and the elements And 31 to the inputs of the elements 3, and the third inputs of the elements 31 are connected through the elements 32 to the outputs of the elements of memory 1. Before the operation of the device, zero values of associative features are stored in all cells 2 and in all cells 4. When forming a polling signal and at a set of signs at the output of register 12, in which, for example, the units are at the output of the 1st, 2nd, 3rd and 6th bits of the register, i.e., the set of signs corresponds to the code 000000100111, associative features of the survey through the valves opened in the first control inputs (not shown) of the fourth switches 28 (the signal at the output of the element is NOT 40- "I) arrive at the indicators 5, as well as at the inputs of the blocks 17-20 and at the first inputs elements And 30 and 31 of the fourth and fifth groups. At the output of memory block 14 after resetting the device to the initial state, the address of the first cell is generated. At the same time, none of the indicators 5 fails, since none of the elements and 3 have a value of "1 that matches the value coming from register 12 from the corresponding bit value." .- Therefore, none of the elements of OR 6 of the first group form the value "1, as a result, none of the elements of AND 8 of the first group also form a value." 1, and the output of the OR 35 element is formed as "O, according to which the signal" 1 from the output of the HE 34 element through the OR 33 element enters the input of the element 21 delays delaying this control signal by one cycle. . At the same time, in the first cycle, none of the blocks 19 and 20 fails, since not a single cell has yet fallen into the occupied zone, therefore, the register 16 in all subsequent cycle cycles remains in the zero state. In the second cycle, the signal from the output of the delay element 21 is fed to the first control input of the first switch 25, through which, at the address formed at the output of block 14, allows information to be recorded through the AND elements 30 to the main elements I of the first cell, as a result of which the code is written to this cell 000000100111.. In the third cycle, the signal from the output of the delay element 22 and zero values from the outputs of the third switch 27 (register 16 in the zero state) is prohibited. Switching of the switches 28, respectively, both on the first and second control inputs, prohibits the additional elements 3 of the first cell information is not recorded; at the same time, in block II, the next cell address is generated by the signal from delay element 22, i.e. the second cell address of the device (block 14 can be a normal shift register, koto The rum at the end of each cycle of accessing the device, where information is recorded in a new cell, i.e., the first cell of the free zone, is shifted by one unit by one bit, with the formation of the next address of the beginning of the free zone). Further, when forming in the next cycle of accessing the device on the output of register 12, for example, code 00000100 100, block 17 is triggered, which in the first cell, which is at this moment already in the second, is detected in the first cell. and the 6th bits of the units that are not at the output of the register 12. This code also triggers the block 19 related to the first cell, which starts the first register register 16 corresponding to the first cell address. In the second cycle, similarly to recording the main features in the first cell, write units to items 1 second in the 3rd, 4th and 7th bits, i.e., the above code 00000100110 is written; At the same time, the signal "I on the third control input of the second switch 26, coming from the output of the element OR 38, and the signal "1" at the third information input of the first bit of this commutator, received from the output of the first bit of register 16, is allowed to write one. values from the output of the register of polling features to the additional elements 3 of the first cell through the corresponding group of elements AND 31 only in those bits in which in the main element I there is no unit coming from the register of signs of polling, j. e. in the 4th and 7th bits. In the third cycle, the signal from the first control input of the switch 26 and the first, informational input of the 2nd bit of this switch, as well as the prohibitance signal on the first control inputs of the fourth switch 28 and the signals "1" at the control input of the third a switch and information input of the first bit of this switch is provided in a manner similar to recording into the first cell; Record associative features in the additional elements of the second 3 cells. Only associative features do not come from the output of the poll feature register, but from the output of the basic elements of the first cell. When forming in the next cycle of circulation at the output of register 12, code 000010001011, this code is similar to the previous one, will be written into the third cell in elements 1, and simultaneously selected in the first cycle of this cycle will look for units in elements 3 of the eighth bit of both cells. At the same time, in the third cycle, the 3 elements in the third cell in the 3rd, in the 6th, and in the 7th digit will be recorded as "1. Similarly, in the next cycle of treatment, when the I10I00001010 code is formed at the output of register 12, the main and additional features in the fourth cell and new additional features will be picked up in the first, second and third cells. The only difference is that in the previous cycles between the first three cells of the interdictions, the niodine of the AND elements 8 does not work, as a result of which the start of the delay element 21 will be recorded by the signal “1 generated at the output of the HE 34. In the following during the generation of the code of the polling feature code 011000100111, unit 18 is triggered, which reveals the absence of the unit polling in the first cell in the 10th and 11th bits of units polling signs coming from the register when the information on the rest It also generates a block 20, which is related to the first cell, which translates the first register bit 15 into one. Further, similarly to the previous cycles, the first cell records new main features in the 10th and 11th bits, and the fourth cell (due to the coincidence of the units stored in it in the 1 (the –th digit of the unit in the MAIN memory element with the 1Gth bit unit coming from the register 12) the corresponding signs are written to the additional memory elements. The only difference is that in the second and the third cycles of the device access to the And 30 and And 31 elements of the corresponding cells through the switches 25 and 26 is connected not to block 14, but to register 15. At the end all the device access cycles, the registers 15 and 16. have nullified the TC. In the information reading mode, only one cell is selected (cells that coincide on individual signs with the read one, are blocked on 3 signs recorded in the additional elements, while the 17 and 18 blocks fail) and the absence of the signal "1 at the output of the element NOT 34, the information from the cell is read through the corresponding elements AND 10 and OR AND to the output register 13.: This will trigger the elements OR 6 and 8 that belong to this cell and do not work The elements OR 7 and HE 9, respectively, since none of the elements 3 recorded "1" according to the surveyed attributes. For example, the codes of the polling signs 000000000111, 000000100000 and 011000000000 read the contents of the first cell, and, therefore, those stored in it Signs that are absent in the code of the signs of the survey. By the polling indications 110000001010 and 000100000000, for example, a fourth cell is read. Other cells are read similarly. In this case, in another embodiment of the specific embodiment, a conventional address system can additionally be used in the device, providing recording and reading from the device at the input address. The invention allows for the most diverse sets of associative features generated at the output of the first register and varying in time in various ways, to ensure self-organization when recording these features both in free cells and in free bits of cells, by detecting differences between the information at the memory input and in deformations of previously recorded in memory.