SU648973A1 - Device for interfacing communication channel with peripheral sources and peripheral receivers - Google Patents

Description

TOBs но не может обеспечить м. вызов. Поэтому данное устройство может при- мен тьс  только дл  сбора информации, но не может- осуществл ть ее вывод на объекты;в известном устройстве отсут ствует возможность выравнивани , приорите-гов . (Прин та  в нем система приоритетов (в пор дке возрастани  адресов неприемлемей дл  многах характерных, ре жиМЬв функционировани , Например$ при равномерном поступлении информации в неблагопри тных условиах оказьшаютс  объекты с малыми номерами адресов; врем  реакции (временной интервал меж ду по влением на объекте информации и -началом передачи, адреса объекта) в известном устройстве соизмеримо с време нем передачи адресной последовательнос ти. Это влечет за собой уменьшение пропускной способности системы в це- лом. Целью предлагаемого устройства  вл етс  увеличение пропускной способнос ти, Дл  этого в предлагаемом устройств каждый блок адресации дополнительно содержит дешифратор команд, второй и третий входные элементы И второй и третий управл юнше триггеры, парвьй второй и третий адресные элементыHf второй и третий выходные элементы Иs четвертый согласуюший элементэ эле-мент И готовности,, второй, третий четвертый и п тый элементы ИЛИ, причем выходы первого второго и третьего согласующих элементов соединенЫэ соот ветственнов с первым, вторым, третьим аходами дешифратора команд, первый, второй и третий выходы которого подкл чены, соответственное к первым &ходам одноименных входных элементов И, вто рые аходы первого и второго входных элементов И каждого блока адресадии соединены с выходом одноименного периферийного источника, выход каждого периферийного .приемника подключен ко второму входу третьего входного элеме та И одноименного блока адресации, вы ходы второго и третьего аходных элв М8НТОВ И -совдинень, соответственно с вд нйчньаж входами одноименнык управ л кацих триггеров, единичный выход каждого управл кшего триггера соединен с первым входом одноименного ад- ресйого элемента И первым входом од ноименаого выходного элемента И, одвонмещшм входом второго елемента ШШ, выход кото|и го йодкл.ючен ко вто рому входу управл ющего элемента И, ко входу начальной установки счетчика разр дов адреса и к первому входу элемента И готовности второй аход которого соединен с выходом первого разр да счетчика разр дов адреса, выход элемента И готовности соединен с первым аходом третьего элемента ИЛИ, вторые входы первого и третьего адресных элементов И соединены с пр мым выходом формировател  кода адреса, обратный выход формировател  кода адреса соединен со вторым входом второ:го адресного элемента И, выходы первого и второго адресных элементов И подключены, соответственно, ко второму и третьему входам третьего элемента ИЛИ, выход которого подключен ко входу четвертого согласующего элемента и первому аходу четвертого элемента ИЛИ, второй вход котораго соединен с выходом третьего адресного элемента И, выход четвертого согласуюшего элемента подключен к информационному входу канала св зи, выход четвертого элемента ИЛИ подключен ко второму аходу элемента неравнозначности, выход стар™ шего разр да счетчика разр дов адреса соединен со вторыми входами трех выходных элементов И и со вторым входом первого элемента ИЛИ, вьссод которого подключен к нулевым входам всех управл ющих триггеров выходы первого и второго выходных элементов И соединены, соответственно, с первым и вторым входами п того элемента ИЛИ, выход которого в каждом блоке адресации подключен ко входу одноименного периферийного источника, выход третьего выходного элемента И соединен со аходом одноименного периферийного приемника . На фиГо 1 приведена электрическа  ст-руктурна  схема устройства; на фиг. 2функциональна  схема блока адресации устройства. Устройство содержит канал св зи 1, блоки адресации 2, первый управл ющий выход 3 канала св зи, второй управл ющий выход 4 канала св зи, информационный выход 5 канала св зи, информационный аход 6 канала св зи, периферийные источники 7, периферийные приемники 8, Блок адресации 2 содержит-; согласующие элементы 9-12, дешифратор команд 13, входные элементы И 14 , 15 и 16, управл ющие триггеры 17, 18 и 19,TOBs but can not provide m. Call. Therefore, this device can only be used to collect information, but cannot carry it out to objects, in the known device there is no possibility of leveling, prioritizing. (The system of priorities is adopted in it (in the order of increasing addresses unacceptable for many characteristic modes of operation, for example, if information is evenly distributed in unfavorable conditions, objects with small address numbers appear; reaction time (time interval between the appearance of the object information and the beginning of the transfer, the address of the object) in a known device is comparable with the time of the transfer of the address sequence. This entails a decrease in the system capacity as a whole. The device is an increase in bandwidth. For this purpose, in the proposed device, each addressing unit further comprises a command decoder, second and third input elements, and the second and third control are triggers, the second and third address elements are the second and third output elements, and the fourth matching element the element And readiness, the second, third, fourth and fifth elements of the OR, and the outputs of the first second and third matching elements are connected with the first, second, and third stages If the first, second, and third outputs of the command injector are connected to the first & input inputs of the same name AND, the second inputs of the first and second input elements AND of each address block are connected to the output of the same peripheral source, the output of each peripheral receiver is connected to the second input of the third input element AND the same addressing block, the outputs of the second and third analogue M8NTOV AND -consistency, respectively, with the vnizhnazh inputs of the same name control kakih triggers, single the stroke of each control trigger is connected to the first input of the address element of the same name AND the first input of the same output element AND, the single input of the second element SH, the output of which go to the second input of the control element I, to the input of the initial setup the address bits of the address and the first input of the element And readiness; the second exit of which is connected to the output of the first discharge of the counter of the address bits; The address elements I are connected to the forward output of the address code generator, the return output of the address code generator is connected to the second input of the second address element AND, the outputs of the first and second address elements AND are connected, respectively, to the second and third inputs of the third OR element, whose output connected to the input of the fourth matching element and the first move of the fourth element OR, the second input is connected to the output of the third address element AND, the output of the fourth matching element is connected to the information the ion input of the communication channel, the output of the fourth element OR is connected to the second end of the inequality element, the output of the old bit of the address digit counter is connected to the second inputs of the three output elements AND, and to the second input of the first element OR whose output is connected to the zero inputs of all control triggers of the first and second output elements And are connected, respectively, with the first and second inputs of the fifth OR element, the output of which in each addressing unit is connected to the input of the same peripheral port regular enrollment, the output of the third AND gate output is connected to the eponymous ahodom peripheral receiver. Figure 1 shows the electrical structure of the device; in fig. 2 Functional scheme of the device addressing block. The device contains a communication channel 1, addressing blocks 2, the first control output 3 of the communication channel, the second control output 4 of the communication channel, the information output 5 of the communication channel, the information output 6 of the communication channel, peripheral sources 7, peripheral receivers 8 The addressing block 2 contains-; matching elements 9-12, a command decoder 13, input elements AND 14, 15, and 16, control triggers 17, 18, and 19,

апресные вдёменты И 20, 21 и 22, выходные впементы И 23, 24 и 25, элементы ИЛИ 26-ЗО, управл ющий элемент И 31, счетч гк 32 разр дов адреса, форьшрователь 33 кода адреса, элемент 34 неравнозначности, элемэнт И 35 готовности .And 20, 21, and 22 apresnye units, And 23, 24, and 25 output outputs, OR 26-ZO elements, And 31 control element, 32 address bits, 32 address codes, Shifter 33, address inequality element, 35 .

Блок адресации 2 обеспечивает выполнение следующих функций: передает код адреса объекта периферийного источника при наличии в нем готовой к передаче информации; воспринимает код адреса при вызове объекта периферийного приемника из канала св зи.The addressing unit 2 provides the following functions: it transfers the code of the address of the object of the peripheral source if it contains information ready for transmission; perceives the address code when calling the object of the peripheral receiver from the communication channel.

Набирание периферийного устройства, готового к передаче информации, осуществл етс  следуюдаим образом. Из канала св зи на выходы 3-5 передаетс  команда Избирание с пр мым (инверсным адресом. Если ни один из периферийных источников 7 не имеет готовой к передаче информации, то данна  комбинаци  повтор етс .The dialing of the peripheral device, ready to transfer information, is carried out as follows. An Election with Direct (Inverse Address) command is transmitted from the communication channel to outputs 3-5. If none of the peripheral sources 7 has information ready for transmission, then this combination is repeated.

При по влении сигнала Готов на выходе периферийного источника на выходWhen a Ready signal appears at the output of a peripheral source at the output

4канала св зи поступает сери  синхронизирующих сигналов, которые обеспечивают опрос разр дов формирователей 33 кода адреса всех объектов, имеющих готовую в данный момент к передаче информацию . При опросе формировател  33 кода адрес объекта передаетс  с выхода4 channels of communication receives a series of synchronization signals, which provide a survey of the bits of the drivers 33 of the address code of all objects that have information ready at the moment to be transmitted. When polling shaper 33 code, the address of the object is transmitted from the output

5канала св зи. Кроме передачи информации , канал св зи участвует в выделении старшего по приоритету объекта. Осуществл етс  это путем сопоставлени  каждого разр да адреса объекта с информацией, передаваемой в данный момент на выход 5 из канала св зи. Если по каналу св зи передаетс  сигнал единицы , а в опращиваемом разр де адреса содержитс  ноль, то данный объект пр&-; крашает передачу адреса. Например, к передаче готовы объекты с адресами 7 (0111) и 5 (OiOl). При опросе старших двух разр дов передачу адреса ведут оба объекта. При опросе третьего5 channels of communication. In addition to the transfer of information, the communication channel is involved in the allocation of the priority object. This is done by comparing each bit of the address of the object with the information currently being transmitted to output 5 of the communication channel. If a unit signal is transmitted over a communication channel, and zero is contained in the address address address being scanned, then this object is & crashes the transfer address. For example, objects with addresses 7 (0111) and 5 (OiOl) are ready for transmission. When polling the older two bits, both objects transmit the address. When polling the third

, разр$ша объект с адресом 5 откл1дчавт с , так как в данном разр де его адреса содержитс  ноль, а в канал св зи поступила (из устройства номер семь) единица., an object with the address 5 offs1 with the address, since its address contains zero, and the communication channel received (from device number seven) one.

Устройство дл  сопр жени  каналаChannel Interface Device

св зис периферийными источниками и периферийными приемниками может оперировать пр мыми и инверсными адресами объектов. При использовании пр мых адресов старшим приоритетом обладаетThe communication with peripheral sources and peripheral receivers can operate with direct and inverse addresses of objects. When using direct addresses, the highest priority is given to

объект с более высоким номером адреса, а при использовании инверсных адресов с более низким. Например, если к передаче готовы объекты с адресаьш1 (ООО1), 5(OrUl) и 7(0111/, то при пр мой адресаций очередность изби- рани  объектов будет 7, 5, 1, а при ин версной адресации - 1:, 5, 7 (инверсные коды адресов этих объектов соответственно равны то, 101О, ЮОО).object with a higher address number, and when using inverse addresses with a lower one. For example, if objects with addresses 1 (OOO1), 5 (OrUl) and 7 (0111 /) are ready for transmission, then for direct addressing the order of selecting objects will be 7, 5, 1, and for inverse addressing - 1 :, 5 , 7 (the inverse address codes of these objects are, respectively, then 101О, YuOO).

00

При наличии готовой к передаче информации (при поступлении.сигнала с выхода одного из периферийных источников) команда Набирание с пр мым адресом If there is information ready for transmission (upon receipt of the signal from the output of one of the peripheral sources) the Dial command with the direct address

5 открывает входной элемент И 14, переводит в состо ние единица триггер 17, подготавливает элементы 20 и 23. Одновременно через элемент ИЛИ 26, переводитс  в исходное состо ние счетчик 5 opens the input element AND 14, sets trigger 17 to the state, prepares elements 20 and 23. At the same time, through the OR 26 element, the counter is reset.

О 32 и открываетс  управл ющий элемент И 31, через который синхронизирующие сигналы с выхода 4 канала св зи поступают на счетный вход счетчика 32. Сигнал с первого разр да счетчика 32 (по About 32 and the control element I 31 opens, through which the synchronizing signals from the output 4 of the communication channel arrive at the counting input of the counter 32. The signal from the first discharge of the counter 32 (along

5 первому синхронизирующему импульсу) открывает элемент И 35, который передает на вход 6 канала св зи (через схему ИЛИ 27) сигнал Готов. Последующие синхронизирующие импульсы, воздей0 ству  на счетчик 32, производ т опрос разр дов формировател  33 кода адреса. С пр мого выхода формировател  33 кода адреса пр мой код адреса через адресный элемент И 20 и элемент. ИЛИ 5 to the first clock pulse) opens AND 35, which transmits the Ready signal to input 6 of the communication channel (via the OR circuit 27). Subsequent synchronizing pulses, acting on the counter 32, interrogate the bits of the shaper 33 of the address code. From the direct output of the driver of the address code 33, the direct address code is through the address element I 20 and the element. OR

5 27 поступает на вход 6 канала и через элемент ИЛИ 28 - на вход элемента неравнозначности 34, на второй вход которого подаетс  сигнал нз канала св зи. В данном случае канал св зи 5 27 is fed to the input 6 of the channel and through the OR element 28 to the input of the inequality element 34, to the second input of which a signal is fed to the communication channel. In this case, the communication channel

0 выполн ет функцию сборки дл  всех объектов . Если в опращиваемом разр де формировател  кода 33 записаны ноль, а в канале св зи сигнал единицы, то элемент неравнозначности 34 выдает сигнал, ко5 торый (через схему ИЛИ 29) производит гащение триггера 17. Тем самым переводитс  в нулевое состо ние счетчик 32 и данный объект прекращает передачу адреса до конца текущего цикла 0 performs the assembly function for all objects. If zero is recorded in the format 33 code generator and the unit signal is written on the communication channel, the inequality element 34 generates a signal that (through the OR circuit 29) triggers trigger 17. Thus, the counter 32 is transferred to the zero state and The object stops sending the address until the end of the current loop.

0 св зи. Если данный объект осуществл ет передачу адреса один или имеет наиболее высокий приоритет, то счетчик 32 завершает свою работу и сигнал с выхода его последнего разр да через выходной элемент 23 и элемент ИЛИ 30 поступает на вход периферийного источника, разреша  тем самым передачу информации . Одновременно через элемент ИЛИ0 links If this object transmits the address alone or has the highest priority, then the counter 32 terminates its operation and the signal from the output of its last bit through the output element 23 and the OR element 30 enters the input of the peripheral source, thereby permitting the transfer of information. At the same time through the element OR

29 подаетс  сигнал установки нул  на триггер 17.29, a zero setting signal is applied to trigger 17.

При поступлении из кйтмла св зи ко« манды Набирание с тшерсным алресом открываетс  эпемент 15, становитс  в единичное состо ние триггер 18 и подготавливаютс  к работе элементы 21 и 24. Начина  с данного момента, устройство работает аналогично описанному. Отличием  вл етс  то, что с формировател  33 кода адреса на вход б канала св зи и в элемент неравнозначност-и по-даетс инверсный код адреса.When a manda arrives from the ctml. Dialing with a tsherny alres, emend 15 opens, the trigger 18 becomes one, and elements 21 and 24 are ready for operation. From this moment on, the device works as described. The difference is that from the driver 33 of the address code to the input b of the communication channel and to the inequality element, the inverse address code is returned.

Наличие режимов избирани  с пр -. мым и инверсным кодами адресов позво лает установить приоритеты в пор дке возрастани  и убьгаани  адресов объектов , а также выравнивать приоритеты устройства.Presence of regimes of electing from pr. By using the inverse and inverse address codes, you can set priorities in order of increasing and killing addresses of objects, as well as align the priorities of the device.

Выравнивание гфиоритетов объектов осуществл етс  путем чередовани  сннХ ронкзирующих последовательностей с пр мой и инверсной системой адресовани . При этом канал св зи чередует меж ду собой команды Набирание с пр мым . адресом и Изб1фание с инверсным адресом . При одинаковом количестве синхронизирующих последовательностей с пр  мой и инверсной адресацией услови  из- бгфани  всех объектов станов тс ; одг-шаковыми , т.е. все они имеют один и тат же (в статистическом смысле) приори-тетный уровень. Вырьиру  это соотношение , можно, регулировать услови  избирани  объектов.The alignment of the prioritized objects is accomplished by interleaving the sniffing sequences with the direct and inverse addressing systems. At the same time, the communication channel alternates between the commands Dialing and Direct. address and Election with inverse address. With the same number of synchronization sequences with direct and inverse addressing, the conditions for ifff of all objects become; Og-Shakov, i.e. they all have the same (in a statistical sense) priority level. Varyu this ratio, you can adjust the conditions for the election of objects.

ЕЗызов объекта (дл  вывода кнформа-ции на канала св зи и периферийный приемник 8) осу|дествл етс  путем посыпки его адреса на выход 5 канала св зи, Предварите ьно канал сзйзи 1 посы--лает на выходы S 5 командзг Езызов На всех обт ектах, готовых к приему информации (сигнал с выхбда периферийно -го приемника), по дайной команде от крыеаетс  элемент 16, переводитс  в единичное положение триггер 19, oTicpbi™ ваютс  элементы 22 и 25, переводит.An object call (for outputting information to the communication channel and peripheral receiver 8) is carried out by sprinkling its address on the output 5 of the communication channel. Preliminary communication channel 1 sends the outputs S 5 to the command switch. Those who are ready to receive information (the signal from the peripheral receiver output), on the command from the element 16 is hidden, the trigger 19 is transferred to the single position, the elements 22 and 25 are connected to the oTicpbi ™.

, с  в исходное состо ниесчетчш -32„. , with in the initial state it is -32 „.

Код адреса объекта передаетс  по выходу 5 канала св зи и сопровоздэет-с  по выходу 4 синхронизЕфующими сигналами , которые через эпемент 31 осу« ществл ют сдвщ счетчжо 32. При этом пр гмой код адреса с ..пр мого, выхода форл ировател  33 кода адреса постз ает через элемент 22 и элемент РШИ 28 на вход элемента 34 неравнозначноти , . сравнивает его с кодом, пе рейаваемь№ { по каналу св зи.The address code of the object is transmitted via the output 5 of the communication channel and accompanying the output by 4 synchronization signals, which, through the epheme 31 axis, “live with the counting 32. At the same time, the address code from the direct, output of the forwarder is 33 address code posts through element 22 and element RSH 28 to the input of element 34 is unequal,. compares it with the code, by calling No. # over the communication channel.

Лри несовпадении какого-.-либо разр да кола адреса элемент 34 неравнозначности (путем гашени  триггера 16 и счетчт в 32) выключает устройство ад- ресапии.The mismatch of any bit of an address address element 34 of inequality (by quenching the trigger 16 and counting at 32) turns off the addressing device.

Если коды адресов совпадают, то через ключ 25 подаетс  сигнал на вход периферийного приемника, подготавлива  его к приему информации.If the address codes match, then through the key 25 a signal is sent to the input of the peripheral receiver, preparing it for receiving information.

Таким образом, предлагаемое устрой , ство обеспечивает выполнение всех функThus, the proposed device ensures the performance of all functions.

ций, необходШЛых дл  сопр жени  канала св зи с периферийными приемниками информации и периферийными источниками информации. Оно осуществл ет изби- рание готовых к передаче периферийных источников и вызов их по адресу. При этом обеспечиваетс  гибкое управление системой приоритетов и достаточно малое врем  реакции, которое не превьгашет двух рабочих тактов.required for interfacing the communication channel with peripheral information receivers and peripheral information sources. It selects the peripheral sources ready for transmission and calls them at. At the same time, flexible control of the priority system is ensured and a sufficiently short response time, which does not exceed two working cycles.

Экономический эффект предлагаемого устройства заключаетс  в увеличении коэ44)ициента использовшта  оборудовани  (за счет обеспечени  режима вывода информации) и в увеличении пропускной способности системы, а следовательно , и чиспа подключаемых объектов (за счет болеегибкой системы приоритетов и укШиьшени  времени реакции).The economic effect of the proposed device is to increase the coefficient of use of the equipment (due to the provision of information output mode) and to increase system capacity, and consequently, the number of connected objects (due to a more flexible priority system and response time).

Claims (2)

Формула изобретени Invention Formula .Устройство дл  сопр жени  канала св зи с периферийными источниками и пе .риферийнымй приемниками, содержащее П --блоков .адресации, каждый из кото- рых соаержлт первый, второй, третий сог ас тощие элементы, элемент неравно значности, счетчик разр дов адреса, фор- .мирователь кода адреса, управл ющий элемент И, первый входной элемент И, первый управл ющий триггер, выходкой впемент И, первый элемент ИЛИ причем входы первых трех согласующих элементов соединены, соответственно, с первым управл ющим, вторым управл ющим и информационным выходами канала св зи, выход третьего согласующего элемента соединен с первым входом элемента неравнозначности, выход которого соединен с первым входом первого эле-. мента ИЛИ, выходы счетчика разр дов адреса соединены со входами формировател  кода адреса, счетный вход счетчика разр дов адреса соединен с выходом. A device for interfacing a communication channel with peripheral sources and peripheral receivers, containing P - blocks. Addresses, each of which contains the first, second, third coherent elements, an unequal element, an address digit counter, address code formaker, AND control element, AND first input element, first control trigger, AND output, first OR element and the inputs of the first three matching elements are connected, respectively, to the first control, second control and information output and communication channel output of the third matching element is connected to the first input nonequivalence element whose output is connected to a first input of the first element. OR, the outputs of the address bits counter are connected to the inputs of the address code generator, the count input of the address bits counter is connected to the output управл ющего элемента И, первый вход которого соединен с выходом второго согласующего элемента, выход первого входного элемента И соединен с единичным входом первого управл ющего триггера , отличающеес  тем, что, с целью увеличени  пропускной способности устройства, каждый блок адресации дополнительно содержит дешифратор команд, второй и третий входные элементы И, второй и третий управл ю™ щие триггеры, первый, второй и третий адресные элементы И, второй и третий выходные элементы И, четвертый согласующий элемент, элемент И готовности, второй, третий, четвертый и п тый эле- менты ИЛИ, причем выходы первого, второго и третьего согласующих элементов соединены,,соответственно, с первым , вторым, третьим входами дешифра-тора команд, первый, второй и третий выходы которого подключены, соответственно , к первым входам одноименных входных элементов И, вторые входы первого и второго входных элементов И каждого блока адресации соединены с выходом одноименного периферийного источника, выход каждого периферийного приемника подключен ко второму входу третьего входного элемента И одноименного блока адресации, выходы второго и третьего входных элементов И соедине ны, соответственно, с единичными входами одноименных управл ющих триггеров, единичный выход каждого управл ющего триггера соединен с первым входом од-« ноименного адресного элемента И, первым входом одноименного выходного элемента И, одноименным входом второго элемента ИЛИ, выход которого подключен ко второму вг.оду управл ющего эле мента И, ко входу начальной установки . счетчика разр дов адреса и к первому входу элемента И готовности, второйthe control element I, the first input of which is connected to the output of the second matching element, the output of the first input element I is connected to the single input of the first control trigger, characterized in that, in order to increase the throughput of the device, each addressing unit further comprises a command decoder, the second and the third input elements And, the second and third control triggers, the first, second and third address elements And, the second and third output elements And, the fourth matching element, the element And readiness and, the second, third, fourth and fifth elements OR, and the outputs of the first, second and third matching elements are connected, respectively, with the first, second, third inputs of the instruction decoder, the first, second and third outputs of which are connected, respectively, to the first inputs of the input elements of the same name And, the second inputs of the first and second input elements And each addressing block are connected to the output of the same peripheral source, the output of each peripheral receiver is connected to the second input of the third input element And the addressing block of the same name, the outputs of the second and third input elements AND are connected, respectively, to the single inputs of the same control trigger, the single output of each control trigger is connected to the first input of the same name address element And, the first input of the same output element And by the same input of the second OR element, the output of which is connected to the second I of the control element AND, to the input of the initial setup. counter address bits and the first input element And readiness, the second ВХОД которого соединен с выходом первого разр да счетчттеа разр дов адреса, выход элемента И готовности соединен с первым Bxouoiv у).;тъего элемен а VIJ вторые входы первого и третьеьЬ адресных элементов И соединены с пр мым выходом формировател  кода адреса, об ратный выход форм -фовател  кода адре са соед1гаен со вторьп входом второго адресного элемента И, выходы первого и второго адресных элементов И подключены , соответственно, ко второму и третьему входам третьего элемента ИЛИ. выход которого подключен-ко входу чет5 вертого согласующего элемента и первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего адресного элемента И, выход четвертого согласующего элемента под0 ключен к информационному входу канала св зи, выход четвертого элемента ИЛИ подключен ко второму входу элемента неравнозначности, выход старшего разр да счетчика разр дов адреса соединен The input of which is connected to the output of the first digit of the address address bits, the output of the element And readiness is connected to the first Bxouoiv), with this element VIJ, the second inputs of the first and third address elements And are connected to the direct output of the address code generator, the return form output - the address code code is connected to the second input of the second address element AND, the outputs of the first and second address elements AND are connected, respectively, to the second and third inputs of the third element OR. the output of which is connected to the input of the even coordinating element and the first input of the fourth OR element, the second input of which is connected to the output of the third address element AND, the output of the fourth matching element is connected to the information input of the communication channel, the output of the fourth element OR is connected to the second input of the element unequalities, the output of the higher bit of the address bits counter is connected 5 со вторыми входами трех выходных элеMeHixjB И и со вторым входом первого элемента ИЛИ, выход которого подключен к нулевым входам всех управл ющих триггеров, выходы первого и второго выходных элементов И соединены, соответственно , с первым и вторым входами п то) элемента ИЛИ, выход которого b каждом блоке адресации подключен ко Ьходу одноименного периферийного источ5 ника, выход третьего выходного элемента И соединен со входом одноименнного. периферийного приемника.5 with the second inputs of the three output elements MeHixjB AND and the second input of the first OR element, the output of which is connected to the zero inputs of all the control triggers, the outputs of the first and second output elements AND, respectively, are connected to the first and second inputs of the OR element, output which b each address block is connected to the input of the same peripheral source, the output of the third output element I is connected to the input of the same name. peripheral receiver. Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination 1.Авторское свидетельство СССР1. USSR author's certificate № 467341, кл. Q 06 Р 3/О2, 21.07.72.No. 467341, cl. Q 06 P 3 / O2, 21.07.72. 2.Авторское свидетельство СССР № 367445, KH...Q 08 С 19/28,2. USSR Author's Certificate No. 367445, KH ... Q 08 C 19/28, 15.Об.70.15.About 70.