SU623258A1 - Устройство мажоритарного декодировани - Google Patents
Устройство мажоритарного декодированиInfo
- Publication number
- SU623258A1 SU623258A1 SU762388794A SU2388794A SU623258A1 SU 623258 A1 SU623258 A1 SU 623258A1 SU 762388794 A SU762388794 A SU 762388794A SU 2388794 A SU2388794 A SU 2388794A SU 623258 A1 SU623258 A1 SU 623258A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- results
- memory cells
- cell
- additional
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
(54) УСТРОЙСТВО МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯ
Изобретение относитс к техннке св зи и может использоватьс в устройствах дл передачи цифровой информации.
Известно устройство мажоритарного декодировани , содержащее блок управлени , выходы которого соответственно подключены к иервым входа.м буферного блока с обратными св з ми, блока чеек пам ти и выходного блока 1J ..
Однако такое устройство не обеспечивает достагочной точности декодироваии .
Цель изобретени - повышение точности декодировани .
Дл этого в с тройство мажоритарного декодироваии , содержащее блок унравлени , выходы которого соответственно подключены к первым входам буферного блока с обратны.ми св з ми, блока чеек пам ти и выходного блока, введены блок дешифраторов и дополнительный блок чеек пам ти , причем выходы буферного блока с обратными св з ми через последовательно соединенные блок чеек пам ти, блок деишфраторов и Д011оли11тельнь1 блок чеек пам ти подключены ко вторы,м входам блока чеек пам ти и выходного блока, при этом дополнительные вых()ды блока управлени подключены к другим входам олока дешифраторов и.дополнительного блока чеек пам ти.
На чертеже изображена структурна электрическа схема предложенного устройства .
Устройство мажоритарного декодировани содержит блок 1 управлени , выходы которого соответственно подключены к первым входам буферного блока 2 с обратными св з ми, блока 3 чеек пам ти и выходного блока 4, а также блок 5 дешифраторов и дополнительный блок G чеек пам ти , причем выходы буферного блока 2 с обратными св з ми через последовательно соединенные блок 3 чеек пам ти, блок 5 дешифраторов и дополнительный блок b чеек пам ти подключены ко вторым вхолт ам блока 3 чеек пам ти и выходного блока 4, при этом дополнительные выходы бюка 1 управлени подключены к другим входам блока 5 дешифраторов и дополнительного блока ,6 чеек пам ти.
Устройство работает следуюш,им образом .
Claims (1)
- Первоначально по команде блока 1 управлени , из буферного блока 2 символы прин той кодограммы подаютс в первую чейку 7 блока 3 чеек пам ти. Далее символы кодограммы из первой чейки 7 передаютс в следуюи1ую 8; а в буферном блоке 2 с ПОМОИ1ЫО обратной св зи пз прим той кодограммы образуютс Ц1П лическп сдвинутые па столько разр дов, чтобы па один и тот же элемент 9 приходились те символы псходпой кодограммы. KOTOpi ie BXCJд т в одну и ту же коптро.-|ьпую проверку дл определени соответствующего символа кодограммы. Символы таким образом циклически сдвинутых кодограмм по команде с б.юка 1 управлени подаютс на входы .1емептов9 первой чейки 7, где происходит их суммированпе по модулю два. Каждьш из получаемых таким образом резу.ил атов К(Л1трольных проверок последовательно по команде из блока 1 управлени иеремещаетс из предыдущей чейки 7 в последующую 8 После, получени результатов всех контрольных проверок с помощью блока деН1ифраторов о образуетс сумма результатов контрольных проверок одновремеипо дл всех сп.мволов прин той кодогра.хпп;. С подачей импульса па блок 5 депп1фраторов па элементах 9 дополнительного блока 6 чеек пам ти образуютс результаты логического умноженп символов, записанных в элементах 9 блока 3 чеек допол1-н1тельного блока 6 чеек п по, ченныи результат переписываетс в первую чейку 7. Результат последнего c,Ioжe пI по модулю два, представл ющий собой м,пад1пиП (пулевой) разр д су.м.мы резуль татов контрольных проверок, переписываетс в первую чейку 7, а во всех последуюнио: чейках 8 оказываютс записапны.мп получеппые результаты операцпй логического умпожени , представл юп.и1е собой число единиц следуюн1е1.о cTapniero разр да образуемой суммы. Далее дл онределенн следуюн1его (первого ) разр да этой суммы в апа.югпчноп последовательности осуществл ютс те же операции над результата.ми операции .югического умножени , полученными на предыдуп1ем этапе, при этом результат носледпеIo сложени по модулю два переписьп аетс в чейку . Такие операппп провод тс до тех пор. пока пе получитс только 6л.пп .1Ыат .логического умножепп , который и представл ет собой старший разр д суммы результатов контрольпых проверок. Этот последний результат остаетс записанным в дополнительный блок б чеек па.м тп(пикуда не переписываетс ), а во всех предшествующих чейках 7, 8 оказываютс соответствеппо записанны.ми последующие разр ды сум.мы по мере их убывани . Дл выбранного порога декодировани записанные в блок 3 чеек пам ти разрйды су.ммы результатов контрольных проверок, соответствующие единицам в двоичном представлении каждого из чисел равных пли болыиих иорога, но меиьщих или рави1)1х общему чис,|у коптролып:,1х проверок, по команде из бл(жа 1 упра лепи умпожаютс и складываютс в i lJIxoднo.i блоке 4. В результате последпего сложени на элементах 9 вйходного блока 4 оказываютс записанными си.мволы кодограммы с направлеппыми ощибками, информационна часть которой выдаетс корреспонденту. Формула изобретени Устройство мажоритарного декодировани , содержащее блок управлени , выходы которого соответствеппо подк,пючеп1)1 к первым входам буферпого блока с обратпымп св з ми, блока чеек па.м ти и выходиого блока, отличающеес тем, что, с целью повышени точности декодировани , введеиы блок дешифраторов и дополнительный блок чеек пам ти, приче.м выходы буферHoio блока с обратными св з ми через последовательно соединенные блок чеек пам ти , блок дещифраторов и дополнительный блок чеек пам ти подключены ко вторым входам блока чеек пам ти и выходпого б.юка, прн это.м дополнительные выходы блока управлени подключены к другим входам блока дешифраторов и дополнительпого блока чеек пам ти. Источники информации, прин тые во внпмапне при экспертизе: 1. Авторское свидетельство СССР АО 421010, кл. G 06 F И/12,-1972.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762388794A SU623258A1 (ru) | 1976-07-27 | 1976-07-27 | Устройство мажоритарного декодировани |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762388794A SU623258A1 (ru) | 1976-07-27 | 1976-07-27 | Устройство мажоритарного декодировани |
Publications (1)
Publication Number | Publication Date |
---|---|
SU623258A1 true SU623258A1 (ru) | 1978-09-05 |
Family
ID=20671419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762388794A SU623258A1 (ru) | 1976-07-27 | 1976-07-27 | Устройство мажоритарного декодировани |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU623258A1 (ru) |
-
1976
- 1976-07-27 SU SU762388794A patent/SU623258A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20190165814A1 (en) | COSET PARTITION BASED CONSTRUCTION METHOD FOR (n,n(n-1),n-1) PERMUTATION GROUP CODE AND CODE SET GENERATOR THEREOF | |
SU623258A1 (ru) | Устройство мажоритарного декодировани | |
US3579267A (en) | Decimal to binary conversion | |
SU786030A1 (ru) | Устройство дл исправлени стираний | |
SU957204A1 (ru) | Устройство дл умножени | |
SU794756A1 (ru) | Устройство дл исправлени пакетовОшибОК | |
RU2022337C1 (ru) | Преобразователь параллельного знакоразрядного кода в дополнительный двоичный код | |
SU392503A1 (ru) | Приставка к цифровой вычислительной машине для моделирования марковских цепей | |
SU423255A1 (ru) | Устройство для исправления стираний | |
JPS5725046A (en) | Cyclic redundancy check operating circuit | |
SU651479A2 (ru) | Устройство исправлени стираний | |
SU1273909A1 (ru) | Генератор последовательности @ -чисел Фибоначчи | |
JPS56143051A (en) | Data shift circuit | |
SU767990A1 (ru) | Устройство дл обнаружени м-последовательностей | |
SU926655A1 (ru) | Устройство дл логарифмировани чисел | |
SU902282A1 (ru) | Устройство дл приема информации по двум параллельным каналам св зи | |
SU1080132A1 (ru) | Устройство дл ввода информации | |
SU529457A1 (ru) | Вычислительное устройство в системе счислени остаточных классов | |
SU383043A1 (ru) | Устройство для моделирования конечных автоматов | |
SU976438A1 (ru) | Устройство дл определени длины строки символов | |
SU495658A1 (ru) | Генератор функций уолша | |
SU1578836A1 (ru) | Формирователь квазиоптимальных дискретно-частотных сигналов | |
SU739543A1 (ru) | Веро тностный коррелометр | |
SU525088A1 (ru) | Устройство дл сложени | |
SU758189A1 (ru) | Устройство для воспроизведения функций нескольких переменных 1 |