SU615496A1 - Устройство дл интегрировани частотно-импульсных сигналов - Google Patents
Устройство дл интегрировани частотно-импульсных сигналовInfo
- Publication number
- SU615496A1 SU615496A1 SU742086050A SU2086050A SU615496A1 SU 615496 A1 SU615496 A1 SU 615496A1 SU 742086050 A SU742086050 A SU 742086050A SU 2086050 A SU2086050 A SU 2086050A SU 615496 A1 SU615496 A1 SU 615496A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- frequency
- signals
- counter
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
соединен с первыми входами третьего, четвертого и п того триггеров и через второй и третий элементы задержки подключен соответственно ко входу обнулени основного счетчика и ко вторым входам элементов И основной группы, выхо; которых через регистр соединены с первыми входами элементов И дополнительной группы, вторые входы которых подключены к третьему входу множительно-делительного блока и к вь1ходу дополнительного счетчика, разр дные вхйды которого соединены с выходами элементов И дополнительной группы, а счетный вход подключен к выходу п того элемента И, соединенного первым входом с выходом третьего триггера, а вторым входом с входом запуска устройства и с первыми входами шестого и седьмого элементов И, вторые входы которых сов динены с входом устройства и со вторым входом третьего элемента И, подключенного выходом к вторым входам четвертого и п того триггеров, первые выходы которых соединены соответственно с вторым входом первого и третьим входом шестого элементов И, причем выход шестого элемента И через четвертый элемент задержки подключен к входу второго триггера, а второй выход п того триггера соедине с третьим входом .первого элемента И, а выход седьмого элемента И, подключенного третьим входом к выходу шестого триггера, соединен с первым входом основного элемента ИЛИ, второй вход которого подключен к выходу множительно-делительного блока и входу шестого триггера.
На чертеже представлена функциональна схема устройства дл интегрировани частотно-импульсных сигналов
Устройство содержит миожительноделительный блок 1, основной счетчик 2, дополнительный счетчик 3, регистр 4, частотно-импульсный запоминакиций блок 5,. триггеры 6jl 1, элементы И 12-г18, группы элементов И 19 20 элементы ИЛИ 21,22, элементы задержки 23т-26, клемму 27 подачи входных сигналов клемму 28. подачи сигнала запуска, клеммы 29,30 подачи сигналов опорных частот, выходную клемму 31 .
Устройство работает следующим образом. Входные сигналы с частотойР подаютс на клему1у 27. Сигналы опор ных частот оп иРод2Подаготс соответственно на клеммы 29 и 30. В исходном состо нии счетчики, регистры и триггеры устройства обнулены. В момент t на 28 подаетс сигнал запуска. При этом первый после момента t, импульс, подаваемый на клемму 27, проходит через элемент И1 и через элемент задержки 23 на счетный вход триггера 6, перевод его лз нулевого в единичное состо ние.,. Очевидно, что при этом сигнал не про ходит на выход элемента И 13, так как отпирающий сигнал с триггера 6 подаетс на его вход с задержкой за счет элемента задержки 23. С переводом триггера б в единичное состо ние отпирающий сигнал с его выхода подаетс на вход элемента И 13 и через элемент ИЛИ 21 - на вход элемента И 16. При этом через элемент И 16 на вход счетчика 2 начинают подааатьг с сигналы опорной частоты Р,,которые выполн ют функцию заполнени периода частоты . При этом заполнение периода входной частоты осуществл етс до момента поступлени следующего сигнала на 27. При поступлений следующего сигнала на клемму 27 этот сигнал проходит на выход элемента И 13, перевод триггер 7 в и через врем , определ емое элементом задержки 23, переводит триггер 6 в нулевое состо ие. В результате прекращени подачи отпирак цего напр жени на вход элемента И 16 прекргицаетс подача сигналов опорной частотыРОП| на вход счетчика 2, и в нем фиксируетс информаци , соответствующа периоду частотыР«.Одновременно в результате перевода триггера 7 в. единичное состо ние открываетс элемент И 14 дл сигналов с выхода интегратора, конкретно с выхода элемента ИЛИ 22, и запираетс эле1мент И 12 дл входных сигналов с . частотой Pjj.Первые сигналы на выход интегратора проход т с клеммы 27 через элемент И 18 и элемент ИЛИ 22. Первый после момента отпирани элемента И 14 сигнал из выходной после- довательности проходит через элемент И 14 и элемент;задержки 24 на счетный вход триггера 8, перевод его из нулевого е единичное состо ние.
В результате отпирающий сигнал с выхода триггера 8 подаетс на вход элемента И 15 и через элемент ИДИ 21- на вход элемента И 16. При этом через элемент И 16 на вход счетчика 2
начинают подаватьс сигналы опорной частотыРдд,которые су Фтруютс с ранее .накопленной s счетчике 2 информацией о периоде входного сигнала Заполнение периода сигналов выходной
последовательности осуществл етс . до момента поступлени следующего сигнала с выхода, устройства на вход; элемента И 14.: При поступлений этого сигнала он проходит на выхрА элемента И 15, перевод триггеры 9 и 10
в единичное состо ние, а триггер 7 - в нулевое. Через врем , определ емое элементом задержки 24, осуществл етс хакжё перевод триггера 8 в нулевое состо ние, ь результате, открывгиотс
Claims (1)
- элементы И 12 и 17 и запираютс эле менты И 14 и 16. Таким образом в счетчике 2 фиксируетс информаци о сумме двух периодов sV 4Т B)f г период сигналов входной последовательности с час ToaV j период сигналов выходной последовательности. Число импульсов, зафиксированное счетчике 2, определ етс как Т +Т . гдеТ,- период сигналов опорной частоты Информаци , накопленна в счетчи накопленна в ке 2, переписываетс в регистр пам ти 4 ив счетчик 3 под действием сигналов с выхода элементами 15, а счетчик 2 обнул етс . Далее описанный BiAiie процесс получени информации о сумме двух периодов в счет.чике 2 повтор етс . Сигналы опорной частоты Гон2 начинают подаватьс на вход счетчика 3 после отпирани эле мента И 17. При подаче сигналов на вход счетчика 3 они пересчитываютс в нем и с его выхода подаютс на тре тий вход множительно-делитёльного бл ка и на управл ющие входы группы элементов И 20. В результате подачи сигналов с выхода счетчика. 3 на вхо ды элементов И 20 информаци , запомненна в регистре пйм ти 4, периоди чески передаетс через элементы И 2 в счетчик 3, образу его исходную ус тавку. Таким образом, в зависимос ти от величины исходной уставки на выходе счетчика 3 устанавливаетс частота ВЫХХЧЭ Получение окончательного результата осуществл етс с помощью множи тельно-делитёльного блока 1. При этом на ,jero первый вход (вход умножени ) подаютс входные сигналы с частотойР- на второй вход (также вход умножени ) подаютс выходные сигналы устройства, частота которых предварительно запоминаетс с помощ частотно-импульсного запоминающего блока 5, в котором также реализуетс операци умножени на п запомненной частоты. . И, наконец, на третий вход мно-. жительно-делительного блока (вход делени ) подаютс сигналы с выхода счетчика 3. В множительно-делительн блоке 1 осуществл етс множительноделительна операци - входна частотаРд и частота M-Pgy перемножа ютс и полученный результат делитс на частоту следовани импуЛьсов с выхода счетчика 3. .. . Множительно-делительный блок реализуетс аналогично описанному устройству на счетчиках 2,3 и регистре пам ти 4. Поэтому на его выходе результирующие сигналы имеют равномерное распределение. Сигналы с выхода множительно-делитёльного блока 1 подаютс на вход триггера 11 и через элемент ИЛИ 22 - на выходную клемму 31, образу последовательность импульсов , характеризующую окончательном результат. В результате подачи сигналов на вход триггера 11 первый же из упом нутых сигналов переводит указанньой триггер в единичное состо ние, что приводит к запиранию элемента и 18 . дл сигналов входной последовательности , которые проходили на выход устройства до момента по влени сигналов на .выходе множительно-делительного блока. В общем случае период последовательности импульсов на выходе множительно-делитёльного блока 1 определ етс выражением ощ , :в)с вых.тек ъы. - &х вых-тек V 1 определ емый период гык.опр. выходной частоты (на выходе блока 1), текущее значение периода выходной частоты в данный момент в частотном представлении вх вьилек)7 BbOf.ORp f. - определ ема выходна БЫх.рпр частота; - текущее значение выВых .тек ходной частоты в данный момент времени.. Таким образом, в. предложенном устройстве осуществл етс операци интегрировани входной величины, представленной в виде частоты следовани импульсов, так как:имеет место непрерывное суммирование текущего зиачени выходной частоты следовани импульсов с входной частотой. Повышение точности в устройстве обусловлено тем, что обеспечиваетс равномерность выходной последовательности , а повышение быстродействи - существенным сокращением числа преобразований входных сигналов Формула изобретени Устройство дл интегрировани частотно-ймпульсных сигналов, содержатцее множительно-дёлительный блок, соединенный п.ервым входом с : входом устройства, счетчик, выходы которого подключены к первым входам элементов И основной группы, и элемент ИЛИ,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742086050A SU615496A1 (ru) | 1974-12-19 | 1974-12-19 | Устройство дл интегрировани частотно-импульсных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742086050A SU615496A1 (ru) | 1974-12-19 | 1974-12-19 | Устройство дл интегрировани частотно-импульсных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU615496A1 true SU615496A1 (ru) | 1978-07-15 |
Family
ID=20604116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU742086050A SU615496A1 (ru) | 1974-12-19 | 1974-12-19 | Устройство дл интегрировани частотно-импульсных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU615496A1 (ru) |
-
1974
- 1974-12-19 SU SU742086050A patent/SU615496A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU615496A1 (ru) | Устройство дл интегрировани частотно-импульсных сигналов | |
SU512468A1 (ru) | Устройство дл делени | |
SU881620A1 (ru) | Скользиметр | |
SU758473A1 (ru) | Умножитель частоты | |
SU473121A1 (ru) | Цифровой фазометр спеднего значени | |
SU381038A1 (ru) | Цифровой фазометр для измерения среднего значения сдвига фаз | |
SU542338A1 (ru) | Умножитель частоты следовани периодических импульсов | |
SU518768A1 (ru) | Устройство дл суммировани импульсных последовательностей | |
SU708361A1 (ru) | Устройство дл суммировани частотно-импульсных сигналов | |
SU1205050A1 (ru) | Устройство дл измерени абсолютного отклонени частоты | |
SU1347184A1 (ru) | Делитель частоты с дробным коэффициентом делени | |
SU498624A1 (ru) | Умножитель частоты следовани периодических импульсов | |
SU411632A1 (ru) | ||
SU983577A1 (ru) | Цифровое фазосдвигающее устройство | |
SU813419A1 (ru) | Множительно-делительное устройство | |
SU600467A1 (ru) | Устройство дл синтеза частоты | |
SU968896A1 (ru) | Процентный врем -импульсный преобразователь | |
SU920628A1 (ru) | Устройство дл измерени временных интервалов | |
SU471665A1 (ru) | Демодул тор сигналов с фазоимпульсной модул цией | |
SU469099A1 (ru) | Цифровой фазометр | |
SU372708A1 (ru) | Всесоюзная пат-нтш--.^хш!^^г1а^ | |
SU1084982A1 (ru) | Преобразователь кода в частоту повторени импульсов (его варианты) | |
SU497727A1 (ru) | Устройство дл преобразовани посто нного напр жени в код | |
SU532097A1 (ru) | Устройство дл вычислени дробнорациональной функции | |
SU372681A1 (ru) | Г"" чсессиознаиi |