SU613405A1 - Запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к области микроэлектроники и может найти применение в интегральных схемах (ИС) запоминающих устройств (ЗУ).

Известны ЗУ, содержаш,ие матрицу элементов пам ти и разр дные усилители считывани , в которых коллекторы транзисторов усилителей считывани  соединены шинами считывани  1. Така  коллекторна  св зь обеспечивает наиболее нростую схему ЗУ.

Наиболее близким техническим решением к изобретению  вл етс  ЗУ, содержаш,ее матрицу элементов пам ти, разр дные усилители считывани , выполненные на двух транзисторах, эмиттеры которых соединены с разр дными шинами матрицы, а базы - с уиравл юш,ими шинами и шины считывани .

Недостаток известных ЗУ и ИС большой информационной емкости состоит в относительно невысоком быстродействии, св занном с длительным процессом перезар да емкостей в узлах объединени  коллекторов траизисторов усилителей считывани .

Цель изобретени  - повышение быстродействи  ЗУ.

Эта цель достигаетс  тем, что оно содержит разв зывающие элементы, например диоды, причем ко.клекторы первого и второго транзисторов усилителей считывани  объединены в группы п подключены к катодам соответствующих диодов, аноды которых соединены с шинами считывани .

На чертеже представлена схема предлагаемого ЗУ.

Устройство содержнт разр дные усилители сч1ггывани  (на чертеже не обозначены), вьпкхшенные на двух транзнсторах 1 - 1 и 2-1, 1-2 и 2-2... 1-  и 2-п, базы которых соединены сжду собой соответственно управл ющими шинами 3 и 4, а эмиттеры иодсоеднис-ны к соответствующим разр дным шинам 5-1 и 6-1, 5-2 н 6-2... 5-п п {)- -п лкпрпцы (на чертеже не обозначено ) э:1сменто15 пам ти 7-1, 7-2... 7-п, разв зывающие дгюды 8-1 п 9-1, 8-2 п 9-2... 8-L и 9-/, аноды которых соедин ютс  с шинами считывани  10 п 11 соответственно .

На чертеже показана одна строка п-разр дной ,1атриць, состо ща  из элементов иам ти 7-1... 7-п, которые соедин ютс  с cooTBCTCTByioLHiiMH разр дными шинами 5 и 6 и с шиной строки 12. Кол.чекторы Tj)ai;3ncTOpOi; объединены в груииы ио к коллокто Ю15. К общим кол.чекторным узлам 13-1 и 4-1, 13--2 н , 13-i...l4-i каждой группы подключены катоды соответствующих диодов 8 и 9. Резпстроы 15 и

16, одни выводы которых соединены с шииами 10 и II сооП5етствен1Ю, а другие подключены к общей шнне источника ннтаии  Е„, обесиечива от режнм работы усилителей считывани . Источник тока 17, подключенный к шине 18 строкн элементов нам ти, обеснечивает режим питани  строки.

ЗУ работает следующим образом.

В режиме хранени  информации через транзисторы 1 и 2 токи не протекают. Поэтому потенциалы щин 10 и 11,  вл ющихс  выходами сигнала считывани , равны высокому уровню напр жени  и равны между собой. При считывании информации потенциалы баз транзисторов I и 2 на шинах 3, 4 равны и выше потенциала базы включенного транзистора в невыбранном элементе пам ти. Потенциал базы включенного транзистора выбранного элемента пам ти выше, а потенциал базы выключенного транзистора ниже потенциала баз транзисторов 1, 2. Будем считать дл  определенности , что хранению логической «1 соответствует такое состо ние элемента, при котором транзистор элемента пам ти, св занный с шиной 5, выключен, а транзистор, св занный с шиной 6, включен. Пусть, например , элемеит пам ти хранит «I и разрешаетс  выборка информации из 1 разр да . При этом в разр дные щины 5-1 и 6-1 поступают разр дные токи. В этом случае при считывании, когда потенциал щины 12 повышаетс , разр дный ток шины 6-1 переключаетс  в транзистор элемента пам ти 7-1. Поэтому транзистор 2-1 выключен и, поскольку через транзисторы 2-2... 2-п других разр дов токи не протекают , диоды 9-1... 9-2 выключеиы и иа шине 11 высокий уровень ианр жеии . С другой стороны, разр дный ток шины 5-1,  вл ющийс  током считывани , переключаетс  в транзистор 1 - 1 и соответствующий диод 8-1 включаетс . Через другие транзисторы 1 токи не протекают. Ток, протекающий через диод 8-I и резистор 15,

приводит к поинжению иотенциала И1ииы

10.Разиост) иотсициалов шин 10 и 11 представ .ч ет сигпал считаппой ин()ормацпи. Аналогично происходит считывание логического «О, при этом разность потенциалов шин 10 п 1 имеет иротивоположный знак. Поскольку коллекторные узлы 13-1 и 14- 1руппы, св занной с выбираемым разр дом , разв заны от коллекторных узлов

других групп диодами 8 и 9, имеющими малые значени  емкостей, емкости узлов этих групп практически пе влп ют на скорость перезар да узлов 13 и 14 выбираемого раз р да. Введеиие разв зывающих диодов приводит к небольшому усложнению схемы ЗУ и впосит паразитные емкости в шины 10 и

11.Однако, поскольку число диодов значительно меньше числа транзисторов усилителей считывани , в схеме обеспечиваетс 

существенный выигрыш по быстродействию. Конкретное значение числа транзисторов лтилителей считывани , объедин емых в группу k, определ етс  в соответствии с требовани ми к ИС ЗУ.

Фо р м у л а и 3 о о р е т е п и  

Запоминающее устройство, содержащее матрицу элементов пам ти, разр дные усилители считывани , выполнеииые на двух

транзисторах, эмиттеры которых соединены с разр дными шинами матрицы, а базы - с управл ющими шинами, и щины считывани , отличающеес  тем, что, с целью увеличени  быстродействи  устройства, оно

содержит разв зывающие элементы, например диоды, причем коллекторы иервого и второго траизисторов усилителей считывани  об-ьединены в груииы и подключены к катодам соответствующих диодов, аноды

которых соединены с шипами считывани .

Источники информации, прин тые во в} имание при экспертизе

1. Пате1гг США Хо 3919566 кл. 307-235, 1975.

-7 p-i V7 a. .

0 V

/7 WJ

S3 5-п

5-3

-/7