SU596946A1 - Устройство дл микропрограммного управлени - Google Patents
Устройство дл микропрограммного управлениInfo
- Publication number
- SU596946A1 SU596946A1 SU762367315A SU2367315A SU596946A1 SU 596946 A1 SU596946 A1 SU 596946A1 SU 762367315 A SU762367315 A SU 762367315A SU 2367315 A SU2367315 A SU 2367315A SU 596946 A1 SU596946 A1 SU 596946A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- elements
- outputs
- group
- groups
- Prior art date
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ
Изобретение относитс к области вычисли.тельной техники и может быть использовано в различных ЦВМ. Известно устройство дл микропрограммного управлени 1, содержащее запоминающее устройство, генератор тактовых импульсов, регистры , дешифраторы, блок распределени элементарных операций, блок переключени , вентили , элементы задержки и триггеры. Недостаток устройства состоит в том, что оно требует больших затрат оборудовани . Наиболее близким к изобретению по технической сущности и достигаемому положительному результату вл етс устройство |2, содержащее матрицу внещних микроопераций, выход которой через матрицу внутренних микроопераций соединен со входом блока формировани адреса следующей микрокоманды, дешифратор , выход которого соединен со входом матрицы внешних микроопераций, первый и второй регистры микрокоманд, разр дные входы которых соединены с выходами элементов И соответственно первой и второй групп, третью и четвертую группы элементов И, выходы которых соединены со входами дешифратора. Информационные выходы блока формировани адреса следующей микрокоманды соединены с первыми входами элементов И первой и второй групп. Разр дные выходы первого и второго регистров микрокоманд соединены с первыми входами элементов И соответственно третьей и четвертой групп. Вторые входы элементов И первой группы соединены со вторыми входами элементов И четвертой группы. Вторые входы элементов И второй группы соединены со вторыми входами элементов И третьей группы. Группа выходов матрицы внешних микроопераций соединена с выходами устройства. Недостатками этого устройства вл ютс сложность и низкое быстродействие. Сложность устройства обусловлена тем, что дл синхронизации работы используютс два сложных тактовых генератора. Низкое быстродействие устройства обусловлено , существованием ошибки рассогласовани работы двух тактовых генераторов, котора равна промежутку от окончани тактового импульса одного тактового генератора до но влени следующего тактового импульса от другого генератора. Длительность рабочего такта устройства должна быть не меньше времени последовательного прохождени сигнала из первого (второго) регистра через выходНь е схемы И, дешифратор, три матрицы, входные схемы И и записи во второй (первый)., регистр. Дл достижени максимальной частоты работы в
этом устройстве длительность тактового импульса должна быть равна длительности рабочего такта. Тогда максимальна частота работы устройства будет равна величине, обратной сумме значений удвоенной длительности тактового импульса и ошибки рассогласовани двух тактовых генераторов. При заданной длительности раббчего такта предельна частота работы равна величине, обратной удвоенному значению длительности тактового импульса.
Однако достижение предельной частоты работы возможно лишь при скважности тактовых и.мпульсов, равной двум. В известном устройстве достижение предельной частоты работы невозможно из-за ошибки рассогласовани работы двух тактовых генераторов.
Цель изобретени -упрош,ение устройства и повышение его быстродействи .
Поставленна цель достигаетс тем, что предложенное устройство содержит триггер, единичный и нулевой, входы которого соединены с управл ющими выходами блока формировани адреса следующей микрокоманды, а единичный и нулевой выходы - со вторыми входами элементов И первой и второй групп соответственно .
Структурна схема устройства представлена на чертеже.
Устройство микропрограммного управлени содержит триггер 1, группы 2, 3 элементов И, регистры 4, 5 микрокоманд, группы 6, 7 элементов И, дешифратор 8, матрицу 9 внешних микроопераций , матрицу 10 внутренних микроопераций и блок 11 формировани адреса следующей микрокоманды.
На единичный вход триггера 1 с выхода блока 11 формировани адреса следующей микрокоманды поступает сигнал признака записи информации в регистр 5, на нулевой вход триггера 1 с выхода блока 11 поступает сигнал признака записи информации в регистр 4.
С единичного выхода триггера 1 на входы элементов И .группы 2 и элементов И группы 7 поступают тактовые импульсы первой последовательности , а с нулевого выхода триггера 1 на входы Элементов И группы 3 и элементов И группы 6 - тактовые импульсы второй последовательности .
Устройство работает следующим образом.
Триггер 1 установтен в единичное состо ние . Сигнал с единичного выхода триггера 1 поступает на входы элементов И группы 2, а также на входы элементов И группы 7. В этом такте код выполн емой микрокоманды хранитс в регистре 5, с выходов которого через открытые элементы И группы 7 код микрокоманды поступает на входы дешифратора 8. С выходов дешифратора 8 сигнал поступает на входы матрицы 9, котора формирует на своих выходах сигналы внешних микроопераций. С выходов матрицы 9 сигнал поступает через матрицу 10 внутренних микроопераций на входы блока 11 формировани адреса следующей микрокоманды . Блок 11 формирует код адреса следующей микрокоманды, который через открытые элементы И группы 2 записываетс в регистр 4.
Одновременно на нулевой вход триггера 1 с выхода блока 11 поступает сигнал признака записи информации в регистр 4. По этому сигналу триггер 1 устанавливаетс в нулевое состо ние. С нулевого выхода триггера 1 тактовый импульс второй последовательности поступает на входы элементов И группы 7, а также на входы эле.ментов группы 3. Код микрокоманды , выполн емой в такте второй последовательности , хранитс в регистре 4, куда он был
0 записан по предыдущему тактовому импульсу первой последовательности. С выходов регистра 4 через элементы И группы 7 код микрокоманды поступает на входы дешифратора 8. Далее через матрицы 9 и 10 сигнал поступает на входы блока 11, который формирует код адреса следующей микрокоманды. Этот код с выхода блока 11 через открытые элементы И группы 3 записываетс в регистр 5. Одновременно на единичный вход триггера 1 с выхода блока 11 поступает сигнал признака записи информа„ ции .в регистр 5. По этому сигналу триггер 1 устанавливаетс в единичное состо ние, и работа устройства повтор етс в последовательности , описанной дл такта первой последовательности .
Упрощение устройства обусловлено отказом
5 от применени в нем двух тактовых генераторов . Повышение быстродействи достигаетс за счет получени с выходов триггера тактовых импульсов со скважностью, равной двум. При этом частота работы устройства равна предельной частоте и превышает максимальную рабочую частоту известных устройств.
Использование изобретени позволит упростить схемы и повысить быстродействие устройств управлени ЦВМ.
Claims (1)
- 5Формула изобретениУстройство дл микропрограммного управлени , содержащее матрицу внешних микроопераций , выход которой через матрицу внутренних микроопераций соединен со входом блока формировани адреса следующей микрокоманды , дешифратор, выход которого соединен со входом матрицы внешних микроопераций, первый и второй регистры микрокоманд, разр дные входы которых соединены с выходами элементов И соответственно первой и второйгрупп, третью и четвертую группы элементов И, выходы которых соединены со входами дешифратора , причем информационные выходы блокаформировани адреса следующей микрокоманды соединены с первыми входами элементовИ первой и второй групп, разр дные вь1ходы первого и второго регистров микрокоманд соединены с первыми входами элементов И соответственно третьей и четвертой групп, вторые входы элементов И первой группы соединены со вторыми входами элементов И четвертой группы , вторые входы элементов И второй группы соединены со вторыми входами элементов И третьей группы, группа выходов матрицы внешних микроопераций соединена с выходами устройства, отличающеес тем, что, с цельюупроц ени устройства и повышени его бь1стродействи , оно содержит триггер, единичный и нулевой, входы которого соединены с управл ющими выходами блока формировани адреса следующей микрокоманды, а единичный и нулевой выходы - со вторыми входами элементов И первой и второй групп соответственно.Источники информации, прин тые во внимание при экспертизе:1Авторское свидетельство СССР № 217066, кл. G 06 F 9/16, 1967.2Авторское свидетельство СССР № 370607, кл. G 06 F 9/16, 1971.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762367315A SU596946A1 (ru) | 1976-06-02 | 1976-06-02 | Устройство дл микропрограммного управлени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762367315A SU596946A1 (ru) | 1976-06-02 | 1976-06-02 | Устройство дл микропрограммного управлени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU596946A1 true SU596946A1 (ru) | 1978-03-05 |
Family
ID=20663836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762367315A SU596946A1 (ru) | 1976-06-02 | 1976-06-02 | Устройство дл микропрограммного управлени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU596946A1 (ru) |
-
1976
- 1976-06-02 SU SU762367315A patent/SU596946A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04336308A (ja) | マイクロコンピュータ | |
JPH0196888A (ja) | 高速記憶装置の書込制御回路 | |
US3150324A (en) | Interleaved delay line with recirculating loops for permitting continuous storage and desired delay time | |
SU596946A1 (ru) | Устройство дл микропрограммного управлени | |
SU1322432A1 (ru) | Генератор псевдослучайной последовательности | |
SU437061A1 (ru) | Генератор цепеей маркова | |
RU2006934C1 (ru) | Устройство для вычисления комбинаторных функций | |
SU970367A1 (ru) | Микропрограммное управл ющее устройство | |
SU1322269A1 (ru) | Устройство дл извлечени корн из суммы квадратов трех чисел | |
JPS5538604A (en) | Memory device | |
SU1005310A1 (ru) | Распределитель | |
SU769629A1 (ru) | Регистр сдвига | |
SU736097A1 (ru) | Устройство дл возведени в квадрат | |
SU898437A1 (ru) | Устройство дл сопр жени процессора с пам тью | |
SU1660000A1 (ru) | Устройство управлени | |
SU1043633A1 (ru) | Устройство дл сравнени чисел | |
SU680160A2 (ru) | Устройство дл синхронизации импульсов | |
SU881747A1 (ru) | Микропрограммное устройство управлени | |
SU679984A1 (ru) | Устройство дл контрол регистра сдвига | |
SU1531086A1 (ru) | Арифметико-логическое устройство | |
SU930685A1 (ru) | Счетное устройство | |
SU467351A1 (ru) | Микропрограммное устройство управлени | |
SU938280A1 (ru) | Устройство дл сравнени чисел | |
SU1520535A1 (ru) | Комбинаторное устройство | |
SU741322A1 (ru) | Сдвигающее устройство |