SU564638A1 - Device for solving linear algebraic equations systems - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ(54) DEVICE FOR SOLVING SYSTEMS OF LINEAR ALGEBRAIC EQUATIONS

1one

Изобретение относитс  к области вычислительной техники и может быть использовано при построении специализированных и пробпемно-ориентированных вычисли тепь-iThe invention relates to the field of computer technology and can be used in the construction of specialized and probe-oriented calculations.

ных устройств и машин.devices and machines.

Известно устройство дл  моделировани  о&1кновенных аифферешхиалыалх уравнений, содержащее цифровой блок, аналоговые започпоминающие устройства, два суммирующих усилител  с цифровыми управл емыми сопротивлени ми во входных цеп х и ключи 11. Это устройство может быть использовано , дл  решени  систем линейных алгебраических уравнений, которые предварительно привод тс  к эквивалентной системе линейных дифференциальных уравнений.A device for simulating & 1 alternating differential equations is known, comprising a digital unit, analog memory mapping devices, two summing amplifiers with digital controllable impedances in the input circuits, and keys 11. This device can be used to solve systems of linear algebraic equations that are preliminarily reduced to an equivalent system of linear differential equations.

, Низка  точность решени  такого устройства обусловлена ограниченной точностью аналоговых блоков,а большое врем  решени  систем алгебраических уравнений - инерционностью интеграторов, необходимой дл  обеспечени  устойчивости процесса решени . Наиболее близким техническим решением к изобретению  вл етс  устройство дл  решени  систем линейных алгебраических уравThe low accuracy of solving such a device is due to the limited accuracy of analog blocks, and the long time to solve systems of algebraic equations is due to the inertia of integrators necessary to ensure the stability of the solution process. The closest technical solution to the invention is a device for solving systems of linear algebraic equations.

нений, содержащее группы сумматоров приращений , регистров приращени , узлов умножени  приращений, сумматор, группа входов которого соединена с выходами узлов умножени  приращений группы, первые входы которых соединены с выходами соответствукхцих регистров приращени  группы, входы которых соединены со входами соответствующих сумматоров приращений группы, выходы которых соединены с выходами устройства 2 .neny, containing groups of increment adders, increment registers, units of increments of increments, adder, a group of inputs of which are connected to the outputs of nodes of multiplication of increments of a group, the first inputs of which are connected to the outputs of the corresponding increment registers of the group, whose inputs are connected to the inputs of the corresponding totalizer adders of the group whose outputs connected to the outputs of the device 2.

Недостатком этого устройства  вл етс  большой объем оборудовани , поскольку при решении систему уравнений и -го пор дка в устройстве используетс  ( н + М ) узлов умножени  приращений, п интеграторов и ,И сумматоров ka () входов, большое врем  решени  из-за инерционности, вносимой интеграторами, что ограничивает возможность применени  устройства в систе мах управлени  реального, времени, ;труд: ность автоматизации ввода в устройство и из-за наличи  большого количества узлок умножени , что усло5кн ет блок управлени  устройства. Цепью изобретени   вл етс  упрощенней расширение функциональных возможностей, устройства. Эта цель достигаетс  тем, что устройство содержит блок управлени , блок пам  тн«оэффициентов, блок пам ти нев зок, узел умножени  нев зок |/ оммутатор. Выходы блока управлени  соединены соответственно с первым входом коммутатора, входом блока пам ти нев зок, через блок пам ти коэффициентов со вторыми входами узлов умножени  приращений группы и пер вым входом узла умножени  нев зок. Вы ход сумматора через блок пам ти нев зок Ьоединен со своим входом и через узел умножени  нев эшс- - со- вторым &ход6м коммутатора, выходы которого соединены со входами регистров приращени  группы Схема предлагаемого устройства приве дена на чертеже.Устройство содержит группы регистров приращени  1 .сумматоров приращ ний 2 и узлов умножени  приращений 3, узел умножени  нев зок 4, сумматор 5, блок п м ти нев зок 6, блок пам ти коэффидиент 7, коммутатор 8, блок управлени  9 и вы ходы 10 устройства. Предлагаемое устройство работает сле ющим образом, Исходна  система линейных алгебраиче : квх уравнений имеет вид ,, ,2,...,Алгоритм рещени  системы уравнений ( с использованием приращений неизвестны запишетс  в следующем виде: f ,...-1 , -,1ог..дх Axf.MхГ . i 1, 2, . . . , Kf i k 1, 2, . . . , где M i - масщтабные коэффициенты ( 1), выбираемые исход  из требований сходимости алгоритма и заданного времени р щени  системы уравнений ( 1 ). В исходном состо нии коэффициенты а,системы уравнений ( 1 ) записаныв блок пам ти коэ|ффициентов 7,а значени  Ь; -о держатс  в блоке пам ти нев зок 6. Начальные значени  искомьхх неизвестных ) О занос тс  в сумматоры приращений 2., Кажда  к-  итераци ; вычислений , содержит п циклов по числу строк рещаемой системы уравнений (1). В -ом цикле осуществл етс  выдача коэффициентов (j « , ц ) из блока пам ти коэффи 1, . а циентов 7 на вторые входы узлов умножени  приращений 3, на первые входы которых поступают приращени  Ах с регистров приращени  1. Результаты произведений выходов j -X узлов умножени  приращений 3 поступают на группу входов сумматора 5, на другой вход которого подаетс  значение ( -и нев зки на предыдущей с выхода блока пам ти не)итерации в зок 6. На выходе сумматора 5 формируетс  новое значение i -и нев зки . , которое запоминаетс  в блоке пам ти нев зок 6 и поступает на второй вход узла ум;ноженн  нев зок 4, на первый вход KOTOpojго подаетс  величина Mj с выхода блока пам ти коэффициентов 7. Полученное на выходе узла умножени  нев зок 4 значение приращени  неизвестной -Дх подаетс  через коммутатор 8 на вход i -го регистра приращени  1, где оно запоминаетс  , и на вход -го сумматора приращений 2, в котором формируетс  полное значение искомой неизвестной к . В следующем цикле производитс  обработка ( i-t i )-й строки системы уравнений (1) в соответствии с алгоритмом (2)j, в результате чего вычисл етс  значение , неизвестной X После обработки всех гт строк, осуществл ютс  аналогичные вычислени  на ( + 1)-й итерации и т. д. до достижени  заданной точности рещени . Последовательность перек/почени  коммутатора 8 и выдачи коэффициентов и нев зок из блоков 7 и 6 осуществл етс  с помощью блока управлени  9, Блок управлени  9 выдает также управл ющие сигналы изменени  масштаба М i (М; может быть кратным двум), которое может осуществл тьс  в процессе работы устройства по мере приближени  к искомому решению. Технико-экономический эффект изобретени  заключаетс  в том,   то предлагаемое устройство имеет существенно меньший объем оборудовани  по сравнению с изн вестными. В известных устройствах используетс  и интеграторов, которые равнозначны по аппаратурным затратам 4-5 регистрам приращени , ( п + н ) узлов умножени  приращений и (- сумматоров, в то врем  как в предлагаемом устройстве используетс  ii регистров приращени , ( и + 1) узлов умножени  приращений и один сумматор . Блоки пам ти коэффициентов и нев зок в известных устройствах аппаратурно совмещены с интеграторами и узлами умножени The disadvantage of this device is a large amount of equipment, because when solving the system of equations and the -th order, the device uses (n + M) multiplication units of increments, n integrators, and AND adders ka () of inputs, a large solution time due to inertia, introduced by integrators, which limits the possibility of using the device in real-time control systems; the difficulty of automating input to the device and because of the large number of multiplications, which the control unit of the device requires. The chain of the invention is a simplified extension of the functionality of the device. This goal is achieved by the fact that the device contains a control unit, a memory unit of the coefficients, a memory block of the language, a node for the multiplication of the network, | / ommutator. The outputs of the control unit are connected respectively to the first input of the switch, the input of the memory storage unit, through the coefficient storage unit with the second inputs of the group increment multiplication nodes and the first input of the multiplication unit. You move the adder through the memory block with the entrance to your input and through the multiplication node as- es - the second & 6 m switch, the outputs of which are connected to the inputs of the increment registers of the group. The device scheme contains the increment registers 1. Summers of increments 2 and units of multiplying increments 3, node multiplying law 4, adder 5, memory bar 6, memory block coefficient 7, switch 8, control unit 9 and outputs 10 of the device. The proposed device works in the following way. The initial system of linear algebraic equations: xx equations has the form,,, 2, ..., The algorithm for solving the system of equations (using unknown increments is written in the following form: f, ...- 1, -, 1 ..dx Axf.MxG. i 1, 2, ..., Kf ik 1, 2, ..., where M i are the scale factors (1), selected based on the requirements of the convergence of the algorithm and the specified time for the system of equations ( 1). In the initial state, the coefficients a, the system of equations (1) are written down by a memory block of coefficients 7, and the values of b; -o are kept in the memory block Ti nezok 6. Initial values of unknown unknowns) O is entered into increment adders 2., each k iteration; calculations, contains n cycles according to the number of rows of the solved system of equations (1). In the -th cycle, the coefficients (j ", c) are output from the memory block of the coefficient 1,. And the second 7 inputs to the second inputs of the multiplication units of the increments 3, the first inputs of which receive increments Ax from the increment registers 1. The results of the outputs of the outputs j – X multiplications of the increments 3 enter the group of inputs of the adder 5, to the other input of which the value (-and new At the output of the memory block of the previous iteration of the loop 6. At the output of the adder 5, a new value of the i -th trace is formed. which is stored in memory block 6 and fed to the second input of the mind node; sheath failure 4, the first input of the KOTOpoj is supplied with the value Mj from the output of the coefficient memory 7. The increment of the unknown at the output of the multiplication node 4 is Dx is fed through the switch 8 to the input of the i-th register of increments 1, where it is stored, and to the input of the -th increment combiner 2, in which the full value of the unknown unknown k is formed. In the next cycle, the (it i) -th line of the system of equations (1) is processed in accordance with algorithm (2) j, as a result of which a value unknown to X is calculated. After processing all rm lines, similar calculations are performed on (+ 1) iteration, etc., to achieve the specified accuracy of the solution. The sequence of switching / switching the switch 8 and outputting coefficients and nets of blocks 7 and 6 is carried out using the control unit 9, the control unit 9 also provides control signals for changing the scale M i (M; can be a multiple of two), which can be performed in the process of operation of the device as it approaches the desired solution. The technical and economic effect of the invention is that the proposed device has a significantly smaller amount of equipment than the known ones. In known devices, integrators are also used, which are equivalent in hardware costs to 4-5 increment registers, (n + n) multiplication units for increments and (- adders, while in the proposed device, ii increment registers are used, (and + 1) multiplication units increments and one adder. The memory blocks of the coefficients and the residual in the known devices are hardware combined with the integrators and multipliers