SU555354A1 - Logical signal discriminator - Google Patents

Description

1one

Изобретение относитс  к области вычислительной техники и, в частности, к средствам контрол  и диагностики неисправностей логических схем.The invention relates to the field of computer technology and, in particular, to means of monitoring and diagnosing faults in logic circuits.

Известно устройство, предназначенноеA device designed

дл  анализа и индикации потенциальных и импульсных сигналов в контролируемой логической схеме, которое содержит компараторы потенциалов 1 и О, входы которых соедин ютс  с точкой схемы, где наблюдаетс  сигнал, и триггеры, входы которых непосредственно или через логические элементы св заны с выходами компараторов , а выходы подключены к элементам индикации .to analyze and indicate potential and pulse signals in a controlled logic circuit, which contains potential 1 and O comparators, whose inputs are connected to a circuit point where the signal is observed, and triggers, whose inputs are directly or through logic elements connected to the comparator outputs, and outputs are connected to the display elements.

Недостатком  вл ютс  ограниченные возможности классификации и. отображени  логических сигналов.The disadvantage is the limited classification possibilities and. display of logic signals.

Известно устройство,содержащее буферный усилитель, триггеры, инверторы и элемент ИЛИ, элемент индикации, выход которого соединен со входами триггеров, а входы - с выходом буферного усилител  и инверторов , входы которых св заны с дополнительньтми входами устройства, предназначенными дл  приема стробирующих сигналов ( например, от других точек контролируемой схемы).A device is known comprising a buffer amplifier, triggers, inverters and an OR element, an indication element whose output is connected to the trigger inputs, and inputs to the output of the buffer amplifier and inverters, the inputs of which are connected to additional device inputs for receiving gate signals (for example from other points of the controlled scheme).

Данное устройство позвол ет фиксировать статические значени  1 и О сигналов и число их изменений. Однако и этих возможностей оказываетс  недостаточно дл  поиска неисправностей в сложных логических схемах с пам тью.This device allows you to capture the static values of 1 and O signals and the number of changes. However, these capabilities are not enough to troubleshoot complex logic circuits with memory.

Кроме того, оно не позвол ет определить к какому такту теста, прикладываемого к контролируемой схеме, относ тс  изменени  сигнала в наблюдаемой точке. В результате поиск неисправностей в схеме оказываетс  сложным и трудоемким процессом .In addition, it does not allow to determine to which test cycle applied to the controlled circuit, the signal changes at the observed point. As a result, troubleshooting the circuit is a complicated and time consuming process.

Это св зано с тем, что дл  схем с пам тью существенными  вл ютс  не только статические значени  сигналов в каждом такте работы, но и вид переходного процесса при смене одного статического значени  другим. Некоторые виды переходных процессов в определенных точках схемы оказываютс  недопустимыми, так как привод т к зависимости установившегос  состо5ши  элеNieHTOB пам ти от конкретных значений паразитных задержек элементов и св зей схемы и, следовательно, делают ее поведение непредсказуемым. Причем дл  разных конфигураций схем, разных типов элементов пам ти и разных внутренних состо ний схемы недопустимы и могут быть совершенно различные виды переходных процессов. Если ограничитьс  наиболее широко распространенными на практике потенциальными логическими схемами, то дл  проверки правильности функционировани  схемы на прикладываемой к ее входам последователь ности сигналов и фиксации всех ситуаций, в которых поведение схемы непредсказуемо оказываетс  необходимым различать следую щие виды сигналовнеизменное состо ние О, неизменное состо ние 1, од нократное изменение (гладкий фронт) с О на 1, однократное изменение (гладкий фронт) с 1 на положительные выбросы в состо нии О (статический риск в О ) ; отрицательные выбросы в состо нии (статический риск 1), многократное изменение при переходе с 1 на О (динамический риск в многократно изменение при переходе с О на 1 (дина мический риск в О ). Известное устройство не обеспечивает в полном объеме различение указанных видов сигналов и, таким образом, оказываетс  малопригодным дл  контрол  сложных логических схем с пам тью. Поскольку в устройстве отсутствуют сре ства дл  автоматического обнулени  триггеров перед началом каждого такта теста и средства анализа состо ни  этих триггеров , оно не позвол ет определить, к какому такту относ тс  зафиксированные изменени  сигнала. Поэтому те ограниченные возможности классификации переходных процессов, которые имеютс  у устройства, могут быть реализованы только в неавтоматическом режиме , а именно путем наблюдени  за индикацией при ручном запуске приложени  к контролируемой схеме каждого очередного такта теста и ручном сбросе перед запуском каждого такта. Зто делает процесс анализа сигнала в схеме (ив частности, недОпустимых их изменений, вызывающих непредсказуемое поведение) очень трудоемким. Целью изобретени   вл етс  расширение класса анализируемых логических сигналов. Зто достигаетс  тем, что дискриминатор содержит три дифференцирующих элемента, одновибратор, элемент задержки, элемент исключаюш .ее ИЛИ и дешифратор. Причем выход, буферного усилител  св зан со входом первого дифференцирующего элемента, элемента Усдержки и через первый инвертор со входом второго дифференцирующего элемента . Выходы первого и второго дифференцирующих элементов через элемент ИЛИ соединены со входом одновибратора вы.ход которого подключен ко входу элемента ИЛИ и входу третьего дифференцирующего элемента . Информационные входы первого и второго триггеров соединены с выходом од- новибратора, а входы сброса в О через второй инвертор - с выходом третьего дифференцирующего элемента. Выход элемента задержки подключен к информационному входу и ко входу синхронизации соответственно третьего и второго триггера и через третий инвертор - ко входу синхронизации первого триггера. Выход третьего дифференцирующего элемента соединен со входом синхронизации третьего триггера, входы элемента исключающее ИЛИ соединены с выходами буферного усилител  и третьего триггера, а выход - с выходами триггеров и одновибратора и со входами дешифратора, выходы которого св заны с элементами индикации . На фиг. 1 изображен дискриминатор; на фиг. 2 - распознаваемые виды переходных процессов и соответствующие им состо ни  триггеров. Дискриминатор содержит вход 1 устройства , буферный усилитель 2, первый дифференцирующий элемент 3, второй дифференцирующий элемент 4, первый инвертор 5, элемент ИЛИ 6, одновибратор 7, третий дифференцирующий элемент 8, первый триггер 9, второй триггер Ю, третий триггер 11 , элемент задержки 12, третий инвертор 13, второй инвертор 14, элемент исключающее ИЛИ 15, дещифратор 16, элементы индикации 17, выход 18 прерывани  теста, входы 19 управлени . Вход 1 устройства св зан с остальными его элементами через буферный усилитель 2, который предотвращает искажение формы сигнала в -исследуемой точке логической схемы при подключении к ней дискриминатора . Выход элемента 2 св зан с первьхм и вторым дифференцирующими элементами 3 и 4, причем св зь со вторыми из этих элементов осуществл етс  через первый инвертор 5. Выходы дифференцирующих элементов 3 и 4 через элемент ИЛИ 6 соединены со входом одновибратора 7, на выходе которого включен третий дифференцирующий элемент 8. Выход одновибратора 7 подключен ко входу элемента ИЛИ 6. Перечисленные элементы и св зи предназначены дл  обнаружени  на входе 1 первого изменени  сигнала, соответствующего началу очередного такта работы схемы (эти функции выполн ют элементы 3-6, формировани  временного интервала (одновибратор 7, определ ющего максимально возможную длительность переходного процесса, в каждом такте, и формировани  сигнала (дифференцирующий элемент 8), обеспечивающег приведение устройства в исходное состо ни в начале каждого такта. Дл  фиксации различных видов изменени  сигнала на входе 1 устройство содержит первый, второй и третий триггеры 911 . Информационные входы (Д) триггеров 9,10 соединены с выходом одновибратора 7. Информационный вход триггера 11 и вход синхронизации (С) триггера 10 св заны через элемент задержки .12 с выходом буферного усилител  2, вход синхронизации триггера 9 соединен с выходом эл мента задержки 12 через третий инвертор 13. Вход синхронизации триггера 11 непосредственно и входы сброса (R) триггеров 9 и 10 через второй инвертор 14 подключены к выходу третьего дифференцирующего элемента 8. Выходы буферного усилител  2 и третье го триггера 11 соединены со входами элемента исключающее ИЛИ 15, который служит дл  сравнени  состо ни  входа 1 до первого его изменени  в текущем такте и установивщегос  состо ни  входа в конце Этого такта. Выходы элемента 15, триггеров 9-11 и одновибратора 7 св заны со входами дешифратора 16, который предназначен дл  преобразовани  состо ни  указанных тригге ров в сигналы, соответствующ1;е определенным видам переходного процесса в исследу емой точке логической схемы (см. фиг.2). Выходы дешифратора 16 служат дл  визуального отображени  переходного процесса. Дополнительный выход 18 предназначен дл выдачи сигнала прерывани  (останова), при ладываемого к анализируемой схеме теста в том его такте, в котором в исследуемой точке схемы обнаружен определенный вид переходного процесса. Вид переходного про цесса (например, статический риск или динамический риск), при котором вырабатыва етс  сигнал на выходе 18, задаетс  с помошью входов управлени  19. В качестве триггеров 9-11 могут быть использованы обычные управл емые фронтом триггеры типа Д. Устройство работает следующим образом . После подключени  входа 1 к исследуемой точке логической схемы ко входам схе мы прикладываетс  тест. Длительность так та t теста (т.е. интервала между двум  соседними по времени изменени м; входных сигналов схемы) и длительность Т интервала, формируемого одновибратором 7, выбираютс  из услови  т„ где Г - максимально возможна  продолжительность переходного процесса в схеме. Длительность интервала Т устанавливаетс  путем регулировки врем задающих цепей одновибратора 7. Каждое очередное изменение сигнала в исследуемой точке схемы, возникающее в результате приложени  теста, фиксируетс  дифференцирующими элементами 3 и 4, пер вый из которых распознает изменение с О на 1, а второй - с 1 на О. Первое в очередном такте теста изменение сигнала в исследуемой точке вызывает по вление импульса на выходе элемента ИЛИ 6, который производит запуск одновибратора 7. При этом за счет обратной св зи с выхода одновибратора на одном из входов элемента ИЛИ 6 устанавливаетс  сигнал 1, который в течение интервала t делает этот элемент нечувствительным ко всем последующим изменени м сигнала на входе 1 дискриминатора. На переднем фронте вырабатываемого одновибратором 7 импульса длительностью t дифференцирующий элемент 8 выдает короткий импульс, который обеспечивает приведение в исходное состо ние триггеров 9-11. При этом триггеры 9,10 устанавливаютс  в О, а триггер 11-в состо ни§ , которое имело место в исследуемой точке схемы до первого его изменени  в очередном такте. Далее задержанный элементом 12 (на врем  действи  импульса начальной установки триггеров 9,10,11) сигнал со входа 1 передаетс  на входы синхронизации триггеров 9,10, на информационных входах которых одновибратор 7 поддерживает сигнал 1 в течение всего интервала t . Если внутри этого интервала происходит хот  бы одно измерение сигнала на входе 1 с 1 на О, то первый триггер 9 устанавливаетс  в 3, если происходит хот  бы одно изменение с О на 1, то устанавливаетс  в 1 второй триггер 10. После окончани  переходного процесса на входе 1 элемент исключающее ИЛИ 15 производит сравнение предшествующего (до первого изменени ) состо ни  этого входа, зафиксированное третьим триггером 11, и установившегос  состо ни  входа. При равенстве этих состо ний выход элемента 15 имеет значение О , при неравенстве - 1. Далее состо ние триггеров 9-11 и элемента 15 анализируетс  дешифратором 16, который управл ет элементами индикации 17, отображающими вид переходного процесса. Кроме того, по истечении интервала t дешифратор 16 сравнивает состо ние триггеров 9-11 и элемента 15 с заданным с помощью входов управлени  19 состо нием и, если эти состо ни  совпадают, то вырабатывает сигнал на выходе 18, обеспечивающий останов теста. Возможные состо ни  триггеров 9-11 и элемента исключающее ИЛИ 15, а также соответствующие им виды переходного процесса , распознаваемые дещифратором16 , даны на фш 2. Предлагаемый дискриминатор логических сигналов при небольших затратах аппаратуры отличаетс  от известных устройств щи poKHMi возможност ми классификации и ото pa,;oHiiH сигналов в наблюдаемых точках схемы, а также возможностью автоматичес- 20 This is due to the fact that for memory circuits, not only the static values of the signals in each operation cycle, but also the type of transient process when changing one static value to another is essential. Some types of transient processes at certain points of the scheme are unacceptable, since they lead to the dependence of the steady state eleniehtob memory on specific values of parasitic delays of elements and circuit connections and, therefore, make its behavior unpredictable. Moreover, for different configurations of circuits, different types of memory elements and different internal states of the circuit are unacceptable and there may be completely different types of transients. If we limit ourselves to the most widely used in practice potential logic circuits, then to check the correct functioning of the circuit on the signal sequence applied to its inputs and fixing all situations in which the behavior of the circuit is unpredictable, it is necessary to distinguish the following signal types of the changed O state, the unchanged state 1 , a single change (smooth front) from O to 1, a single change (smooth front) from 1 to positive outliers in the O state (static risk in O); negative emissions in the state (static risk 1), multiple changes in the transition from 1 to O (dynamic risk in multiple changes in the transition from O to 1 (dynamic risk in O). The known device does not fully distinguish between these types of signals and, thus, it is unsuitable for controlling complex logic circuits with memory. Since the device does not have the means to automatically zero the triggers before the start of each test cycle and the means of analyzing the state of these triggers, it It does not allow determining which cycle the recorded signal changes relate to. Therefore, the limited transient classification capabilities that a device has can only be realized in a non-automatic mode, namely, by observing the display when you manually start the application to the controlled circuit of each successive test cycle and manual reset before each cycle is started.This makes the process of analyzing the signal in the circuit (and in particular, the unacceptable changes that cause unpredictable behavior ) very time consuming. The aim of the invention is to expand the class of analyzed logical signals. This is achieved by the fact that the discriminator contains three differentiating elements, a one-shot, a delay element, an exclusion element OR or a decoder. Moreover, the output of the buffer amplifier is connected with the input of the first differentiating element, the support element and through the first inverter with the input of the second differentiating element. The outputs of the first and second differentiating elements through the OR element are connected to the input of a single vibrator, the output of which is connected to the input of the OR element and the input of the third differentiating element. The information inputs of the first and second triggers are connected to the output of the single-oscillator, and the reset inputs in O through the second inverter are connected to the output of the third differentiating element. The output of the delay element is connected to the information input and to the synchronization input of the third and second trigger, respectively, and through the third inverter to the synchronization input of the first trigger. The output of the third differentiating element is connected to the synchronization input of the third trigger, the inputs of the exclusive OR element are connected to the outputs of the buffer amplifier and the third trigger, and the output is connected to the outputs of the triggers and a single vibrator and to the inputs of the decoder, the outputs of which are associated with display elements. FIG. 1 depicts a discriminator; in fig. 2 - recognizable types of transient processes and the corresponding trigger states. The discriminator contains the input 1 of the device, the buffer amplifier 2, the first differentiating element 3, the second differentiating element 4, the first inverter 5, the element OR 6, the one-shot 7, the third differentiating element 8, the first trigger 9, the second trigger Yu, the third trigger 11, the delay element 12, the third inverter 13, the second inverter 14, an exclusive OR element 15, a decryptor 16, display elements 17, a test interruption output 18, control inputs 19. Input 1 of the device is connected to the rest of its elements through a buffer amplifier 2, which prevents distortion of the waveform at the studied point of the logic circuit when the discriminator is connected to it. The output of element 2 is connected to the first and second differentiating elements 3 and 4, and the second is connected to the second of these elements through the first inverter 5. The outputs of the differentiating elements 3 and 4 through the element OR 6 are connected to the input of the one-vibrator 7, the output of which is on the third differentiating element 8. The output of the one-shot 7 is connected to the input of the element OR 6. The listed elements and connections are designed to detect at input 1 the first change in the signal corresponding to the beginning of the next cycle of the circuit (you Elements 3-6, the formation of a time interval (one-shot 7, defining the maximum possible duration of the transient process in each cycle, and the formation of a signal (differentiating element 8), ensuring the device is reset to the initial state at the beginning of each cycle. Types of signal changes at input 1 The device contains the first, second and third flip-flops 911. The information inputs (D) of the flip-flops 9, 10 are connected to the output of the one-shot 7. The information input of the flip-flop 11 and the synchronization input (C) ERA 10 is connected via a delay element .12 to the output of buffer amplifier 2, the trigger input of trigger 9 is connected to the output of delay cell 12 via a third inverter 13. The trigger input of trigger 11 and the reset inputs (R) of triggers 9 and 10 via a second inverter 14 connected to the output of the third differentiating element 8. The outputs of the buffer amplifier 2 and the third trigger 11 are connected to the inputs of the exclusive OR element 15, which serves to compare the state of input 1 to its first change in the current cycle and the steady state no entry at the end of this cycle. The outputs of the element 15, the trigger 9-11 and the one-shot 7 are connected to the inputs of the decoder 16, which is designed to convert the state of these triggers into signals corresponding to 1 certain types of transition process at the point of the logic circuit (see Fig. 2) . The outputs of the decoder 16 are used to visualize the transition process. Additional output 18 is designed to generate an interrupt signal (stop) attached to the test circuit being analyzed in its tact, in which a certain type of transient process is detected at the circuit point under study. The type of transient process (for example, static risk or dynamic risk) at which the signal at output 18 is generated is set using control inputs 19. As the triggers 9-11, the usual type-D triggers can be used. The device works as follows in a way. After input 1 is connected, a test is applied to the inputs of the logic circuit to the circuit inputs. The duration of the test is so t (i.e., the interval between two neighboring changes in time; the input signals of the circuit) and the duration T of the interval formed by the single vibrator 7 are chosen from the condition where T is the maximum possible transition time in the circuit. The duration of the interval T is set by adjusting the time of the driving circuits of the one-shot 7. Each successive change of the signal at the studied point of the circuit, resulting from the application of the test, is fixed by differentiating elements 3 and 4, the first of which recognizes the change from 0 to 1, and the second from 1 on O. The first in the next test cycle, a change in the signal at the point under study causes the appearance of a pulse at the output of the element OR 6, which initiates the one-shot 7. At the same time, due to feedback from the output of the one-shot to the bottom of the inputs of the element OR 6 is set to signal 1, which during the interval t makes this element insensitive to all subsequent changes to the signal at input 1 of the discriminator. At the leading edge of a pulse produced by a single vibrator 7 with a duration t, the differentiating element 8 outputs a short pulse, which ensures the resetting of the triggers 9-11. In this case, the triggers 9, 10 are set to O, and the trigger 11 is in the state, which took place at the studied point of the circuit before its first change in the next clock cycle. Then, the signal from input 1, delayed by element 12 (at the duration of the pulse of the initial setup of the flip-flops 9,10,11), is transmitted to the synchronization inputs of the flip-flops 9,10, at the information inputs of which the one-shot 7 maintains the signal 1 during the entire interval t. If within this interval at least one measurement of the signal at input 1 from 1 to O occurs, then the first trigger 9 is set to 3, if at least one change from O to 1 occurs, then it is set to 1 second trigger 10. After the transition process ends input 1, the exclusive OR 15 element compares the previous (before the first change) state of this input, fixed by the third trigger 11, and the steady state input. When these states are equal, the output of element 15 is O, and when the inequality is 1. Next, the state of triggers 9-11 and element 15 is analyzed by decoder 16, which controls the display elements 17, displaying the type of transient. In addition, after the interval t expires, the decoder 16 compares the state of the flip-flops 9-11 and element 15 with the state set by the control inputs 19 and, if these states match, it produces a signal at the output 18 that ensures the test to stop. The possible states of the flip-flops 9–11 and the exclusive-OR element 15, as well as the corresponding types of transient, recognized by the decryptor 16, are given in flash 2. The proposed discriminator of logic signals at low costs of the equipment differs from the known devices poKHMi in the classification and ; oHiiH signals at the observed points of the circuit, as well as the possibility of automatic

кого анализа переходных процессов в схеме во врем  прохождени  теста.analysis of transients in the circuit during the test.

Это позвол ет существенно упростить и ускорить проверку правильности функционировани  сложных логических схем с пам тью,25 обнаружение помех и определение ситуаций , в которых поведение схемы становитс  непредсказуемым из-за вли ни  на ее функционирование паразитных задержек эпементов и св зей схемы.30This makes it possible to significantly simplify and speed up the verification of the correct functioning of complex logic circuits with memory, 25 the detection of interference and the determination of situations in which the behavior of a circuit becomes unpredictable due to the influence on its operation of parasitic delays in the epithets and connections of the circuit.

Claims (1)

Формула изобретени Invention Formula Дискриминатор логических сигналов, содержащий буферный усилитель, триггеры, инмента , выход элемента задержки подключен к информационному входу и ко входу синхронизации соответственно третьего и второго тригеров и через тоетий инвертор - ко входу синхронизации первого триггера, выход третьего дифференцирующего элемента соединен со входом синхронизации третьего триггера, входы элемента исключающее ИЛИ соединены с выходами буферного усилител  и третьего триггера, а. выход - с выходами триггеров и одновибратора и со входами дещифратора, выходыкоторого св заны с элементами индикации. верторы, элемент ИЛИ и элементы индикации , отличающеес  тем, что, с целью расщирени  класса анализируемых логических сигналов, он содержит три дифференцирующих элемента, одновибратор, элемент задержки, элемент исключающее ИЛИ и дешифратор, причем выход буферного усилител  св зан со входом первого дифференцирующего элемента, элемента задержки и через первый инвертор - со входом второго дифференцирующего элемента, выходы первого и второго дифференцирующих элемен тов через элемент ИЛИ соединены со входом одновибратора, выход которого подключен ко входу элемена ИЛИ и входу третьегс дифференцирующего элемента, информационные входы первого и второго триггеров соединены с выходом одновибратора, а входы сброса в О через второй инвертор - с выходом третьего дифференцирующего элеThe discriminator of logical signals containing a buffer amplifier, triggers, inments, the output of the delay element is connected to the information input and the synchronization input of the third and second triggers respectively and through the inverter to the synchronization input of the first trigger, the output of the third differentiating element is connected to the synchronization input of the third trigger, the inputs of the exclusive OR element are connected to the outputs of the buffer amplifier and the third trigger, as well. the output is with the outputs of the flip-flops and the one-shot and with the inputs of the deschiftorator, the outputs of which are associated with the display elements. verters, OR element and display elements, characterized in that, in order to expand the class of analyzed logical signals, it contains three differentiating elements, a one-shot, a delay element, an exclusive OR element and a decoder, the output of the buffer amplifier being connected to the input of the first differentiating element, the delay element and through the first inverter to the input of the second differentiating element, the outputs of the first and second differentiating elements through the OR element are connected to the input of a one-shot, the output of which connected to the input of the element OR and the input of the third differentiating element, the information inputs of the first and second flip-flops are connected to the output of the one-vibrator, and the reset inputs in O through the second inverter - with the output of the third differentiating element . 1. one Фиг. 2FIG. 2