SU517160A1 - Pulse distributor - Google Patents

Description

(54) РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ(54) PULSE DISTRIBUTOR

1one

Изобретение относитс  к автоматике и вычислительной технике.This invention relates to automation and computing.

Известны распределители импульсов, со держащие - разр дные триггеры и вентиЛи на элементах И-НЕ, а также две тактовые шины. Перва  тактова  шина соединена со . входом разр дного венгил  каждого нече1 ного разр да, а втора  тактова  шина со входом разр дного вентил  каждого четного разр да. Выход каждого разр дного вентил  соединен с единичным входом соотвегсгвующего разр дного триггера и образует выход устройства. Единичный выход каждого разр дного триггера, кроме последнего , соединен со входом разр дного вентил  следующего разр да.Pulse distributors are known that contain - bit triggers and valves on the NAND elements, as well as two clock busses. The first clock bus is connected with. the input of the discharge port is of every odd discharge, and the second clock is the bus with the input of the discharge valve of every even discharge. The output of each discharge valve is connected to a single input of the corresponding discharge trigger and forms the output of the device. A single output of each bit trigger, except the last one, is connected to the input of the bit valve of the next bit.

Целью изобретени   вл етс  повышение экономичности распределител  импульсов.The aim of the invention is to increase the efficiency of the pulse distributor.

Эта цель достигаетс  тем, что в каждый разр д устройства введен дополнительный вентиль на элементе И-НЕ, перва  тактова  щина соединена с входом дополнитель- ного вентил  каждого четного разр да, а Втора  тактова  шина - с входом допол нительного вентил  каждого нечетного разThis goal is achieved by adding an additional valve on the NAND element to each bit of the device, the first clock is connected to the input of the additional valve of every even digit, and the Second clock bus is connected to the input of the additional valve every odd time.

р да. Выход каждого дополнительного вентил  соединен с нулевым входом соотве- ствующего разр дного триггера и образует дополнительный выход устройства. Нулевой выход каждого paэpJзднoгo триггера, кроме последнего, соединен с входом дополнительного вентил  следующего разр да. Нулевой выход последнего разр дного триггера соединен с входом разр дного вентил  первого разр да, а единичный выход - с входом дополнительного вентил  первого разр да. Единичный выход каждого разр дного триггера , кроме первого, соединен с входом дополнительного вентил  предыдущего разр да , а нулевой выход - с входом разр дного вентил  предыдущего разр да. Единичный выход первого разр дного триггера соединен с входом разр дного вентил  последнего разр да, а нулевой выход с входом дополнительного вентил  последнего разр да.p yes The output of each additional valve is connected to the zero input of the corresponding bit trigger and forms the additional output of the device. The zero output of each paepd trigger, except the last one, is connected to the input of the additional valve of the next discharge. The zero output of the last discharge trigger is connected to the input of the discharge valve of the first discharge, and the single output to the input of the additional valve of the first discharge. The unit output of each bit of the trigger, except the first one, is connected to the input of the additional valve of the previous bit, and the zero output is connected to the input of the bit valve of the previous bit. The unit output of the first bit trigger is connected to the input of the bit discharge valve of the last bit, and the zero output is connected to the input of the additional gate of the last bit.

Claims (1)

Структурна  схема предложенного распределител  импульсов на шесть каналов представлена на чертеже. Распределитель импульсов содержит три геры 1, 2, 3 на элементах И-НЕ соответственно первого, второго и третьего разр дов; причем 4, 5 - соответственно единичный и нулевой выходы первого разр дного триггера 1; б, 7 - соответственно единичный и нулевой выходы второго разр дного триггера 2; 8, 9 - соответственно единичный и нулевой выходы третьего разр дного триггера 3; разр дные венгили 10, 11, 12 на элементах И-НЕ соответственно первого, второго и третьего разр дов; дополнительные вентили 13, 14, 15 на элементах И-НЕ соответственно пер вого, второго и третьего разр дов; выходные шины 16-21; первую 22 и вторую 23 тактовые шины. Единичный выход 4 разр дного триггера Iсоединен с вХодом разр дных вентилей IIи 12, нулевой выход 5 - с входами дополнительных вентилей 14 и 15, единичный вход - с выходом разр дного вентил  10, а нулевой вход - с выходом дополнительного вентил  13. Единичный выход 6 разр дного триггера 2 соединен с входами разр дного 12 и дополнительного 13 вентилей, нулевой выход 7-с входами раз ) дного 10 и дополнительного 15 венгилей , единичный вход - с выходом разр д ного вентил  11, а нулевой вход - с вых  ом дополнительного вентил  14. Единичный выход Я разр дного триггера 3 соединен с входами дополнительных вентилей 13 и 14, нулевой выход 9 - с входами разр дных вентилей 10 и 11. Вы ходы разр дных вентилей 10, 11, 12 и дополнительных вентилей 13, 14, 15 соединены соответственно с выходами 16-21 устройства. Перва  тактова  шина 22 соединена с входами разр дных вентилей 10, 12 и дополнительного вентил  14, а втора  тактова  шина 23 - с входами разр дного вентил  11 и дополнительных вентилей 13, 15. Распределитель импульсов работает следующим образом. В начальный момент все разр дные триггеры 1, 2 и 3 нахсд чх   в нулевом состо нии, т.е. на нулевых выходах 5,7,9 этих триггеров присутствует единичный логический урозекь, а на единичных выходах 4,6,8 - н-/левэй логический уровень. При приходе еаинкчнгтт ймп.-,ьга по тактовой шине 22 срабатывает разр дный вентиль 10 и на его выходе по вл етс  нулевой логический уровень, равный по длительности тактовому единичному импульсу . Нулевой логический уровень с выхода разр дного вентил  10 переводит разр дный триггер 1 в единичное состо ние . При приходе единичного импульса по тактовой шине 23, разнесенного по времени относительно единичного импульса на тактовой шине 22, срабатывает разр дный вентиль 11 и на его выходе по вл етс  нулевой логический уровень, равный по длительности тактовому единичному импульсу. Нулевой логический уровень с выхода разр дного вентил  11 переводит разр дный триггер 2 в единичное состо ние и т.д. Первый очередной единичный импульс переводит в единичное состо ние триггер 3, второй очередной единичный импульс - в нулевое состо ние триггер 1 и т.д. Формула изобретени  Распределитель импульсов, содержащий разр дные триггеры и вентили на элементах И-НЕ, а также две тактовые шины , перва  тактова  шина соединена со входом разр дного вентил  каждого нечетного разр да, а втора  тактова  шина со входом разр дного вентил  каждого четного разр да, выход каждого разр дного вентил  соединен с единичным входом соответствующего разр дного триггера и образует выход устройства, единичный выход каждого разр дного триггера, кроме последнего, соединен со входом разр дного вентил  следующего разр да, отличающийс  тем, что, с целью увеличени  экономичности, в каждый разр д устройства введен дополнительный вентиль на элементе И-НЕ, перва  тактова  шина соединена со входом дополнительного вентил  каждого четного разр да, а втора  тактова  шина - со входом дополнительного вентил  каждого нечетного разрку- ., выход каждого дополнительного вент:: -  соединен с нулевым входом соответствующего разр дного триггера и образует дополнительный выход устройства, нулевой выход каждого разр дного триггера, кроме последнего, соединен со входом дополнительного вентил  последующего разр да, нулевой выход последнего разр дного трит гера соединен со входом разр дного вентил  первого разр да, а единичный выход - со входом дополнительного вентил  первого разр да, единичный выход каждого разр дного триггера, кроме первого, соединен со входом дополнительного вентил  предыдущего разр да, а нулевой выход - со входом разр дного вентил  предыдущего разр да, единичный выход первого разр дного триггера соединен со входом разр$щного вентил  последнего разр да, а нулевой выход - со входом дополнительного вентил  последнего разр да. -1The structural scheme of the proposed pulse distributor for six channels is shown in the drawing. The pulse distributor contains three heres 1, 2, 3 on the elements of the IS-NOT, respectively, of the first, second and third bits; moreover, 4, 5 are, respectively, the unit and zero outputs of the first bit trigger 1; b, 7 - single and zero outputs of the second bit trigger 2, respectively; 8, 9 - single and zero outputs of the third bit trigger 3, respectively; bit vengili 10, 11, 12 on the elements of AND-NOT, respectively, of the first, second and third bits; additional gates 13, 14, 15 on the elements AND –NE, respectively, of the first, second and third bits; output tires 16-21; the first 22 and second 23 clock tires. Single output of the 4-bit trigger I is connected to the input of the discharge valves II and 12, zero output 5 to the inputs of additional valves 14 and 15, a single input to the output of the discharge valve 10, and zero input to the output of the additional valve 13. Single output 6 discharge trigger 2 is connected to the inputs of the discharge 12 and additional 13 valves, zero output 7 with inputs of 10 times and additional 15 Hungarian, a single input with the output of the discharge valve 11, and zero input with an additional output valve 14. Single output I bit three the gage 3 is connected to the inputs of additional gates 13 and 14, zero output 9 is connected to the gates of the discharge gates 10 and 11. You move the gates of the discharge gates 10, 11, 12 and additional gates 13, 14, 15 are connected respectively to the outputs 16-21 of the device . The first clock bus 22 is connected to the inputs of the discharge valves 10, 12 and an additional valve 14, and the second clock bus 23 is connected to the inputs of the discharge valve 11 and additional valves 13, 15. The pulse distributor operates as follows. At the initial moment, all bit triggers 1, 2, and 3 are nahsd ch in the zero state, i.e. at zero outputs of 5,7,9 of these flip-flops, there is a single logical laps, and on single outputs of 4,6,8 - n- / left logical level. When the arrival of an eaInkchngtt imp .-, on the clock bus 22 triggers the discharge valve 10, and at its output a zero logic level appears, equal in duration to the clock unit pulse. A zero logic level from the output of the discharge valve 10 converts the bit trigger 1 into a single state. When a single pulse arrives on the clock bus 23 spaced apart from a single pulse on the clock bus 22, the discharge valve 11 is triggered and a zero logic level appears at its output equal to the duration of the clock unit pulse. A zero logic level from the output of the discharge valve 11 converts the bit trigger 2 into a single state, and so on. The first regular single impulse transfers the trigger 3 to the single state, the second regular single impulse leads to the zero state trigger 1, and so on. The invention includes a pulse distributor containing bit triggers and gates on the NAND elements, as well as two clock buses, the first clock bus is connected to the input of the discharge valve of each odd bit, and the second clock bus is connected to the input of the bit valve of each even digit , the output of each discharge valve is connected to the single input of the corresponding discharge trigger and forms the output of the device, the single output of each discharge trigger, except the last, is connected to the input of the discharge valve of the next bit, characterized in that, in order to increase efficiency, an additional valve on the NAND element is inserted into each bit of the device, the first clock bus is connected to the input of the additional valve of each even digit, and the second clock bus is connected to the input of the additional valve of each an odd pattern -., the output of each additional vent :: - is connected to the zero input of the corresponding bit trigger and forms an additional output of the device, the zero output of each bit trigger, except the last one, is connected to the input of the additional valve of the subsequent discharge, the zero output of the last discharge Trit Gera is connected to the input of the discharge valve of the first discharge, and the single output is connected to the input of the additional valve of the first discharge, the unit output of each discharge trigger, except the first, is connected to the input of the additional the previous discharge valve, and the zero output - with the input of the discharge valve of the previous discharge, the unit output of the first discharge trigger is connected to the input of the discharge valve of the last discharge, and zero output - with the input of the additional valve of the last discharge. -one