SU517019A1 - Selector channel - Google Patents

Description

(54) СЕЛЕКТОРНЫЙ КАНАЛ(54) SELECTOR CHANNEL

Данное изобретение относитс  к вычислительнбй технике, в частности к организации С1тэуктур селекторных каналов микропрораммных . вычислительных машин.The present invention relates to computing technology, in particular, to organizing the selection of microprogram channel selector channels. computing machines.

Иавастны селекторные каналы, содержа- шие счетчик адреса данных, счетчик байтов регистр состо ни  канала, блок управлени  интерфейсом, блок контрол  последовательност- й сигналов интерфейса, блок контрол  по четности,, блок контрол  модификации, блок сборки регистров и блок управлени  каналом.The selector channels contained the data address counter, the byte counter, the channel status register, the interface control block, the interface signal sequence control block, the parity check block, the modification control block, the register assembly block, and the channel control block.

Цепь изобретени  - повышение быстродействи  канала и повышение его надежности .The circuit of the invention is to increase the speed of the channel and increase its reliability.

Лрклпагаемый селекторный канал отличаетс  тем, что он дополнительно содержит второй блок контрол  модификации, элемент ИЛИ и блок временного контрол  интерфейса, первый и второй управл ющие Еходь которого собдинены с соответствующймн укравл юи. ми выходами блока улравлеикк канала и блока управлени  интерфейсом , выход блока временного контрол  интерфейса подключен к соответствующему The selectable channel is characterized in that it additionally contains a second modification control unit, an OR element, and an interface time control unit, the first and second controllers of which are combined with the appropriate control. the outputs of the block of the channel and the interface control block, the output of the interface time control unit is connected to the corresponding

установочному входу регистра состо ни  канала, другой(установочный вход которого соединен с выходом элемента ИЛИ , первый и второй входы которого подключены соответственно к выходам блока контрол  , модификации . „ и второго блока к.,нтроi fi модификации, информационный и управл ющие в коды и выходы -коррекции которого соединены соответственнр с информационным выходом счетчика байгов, управлшощим выходом блока управлени  канала и вторым управл ющим входом счетчика байтов,the setup input of the channel status register is different (the setup input of which is connected to the output of the OR element, the first and second inputs of which are connected respectively to the outputs of the control unit, modification. "and the second unit to, modifying, information and control codes and the outputs — whose corrections are connected respectively with the information output of the counter of digits, the control output of the channel control unit and the second control input of the byte counter,

Это позвол ет повысить быстродействие канала, контролировать одновременно правильность модификации адреса данных к счетчика байтов, контролировать временные соотношени  сигналов интерфейса.This allows to increase the speed of the channel, control at the same time the correctness of the modification of the data address to the byte counter, control the temporal ratios of the interface signals.

На фиг. 1 представлена структурна  схема сележ-. орного канала; на фиг. 2 - схема блока контрол  модификации; на фиг, 3 схема блока временного контрол  интерфейса .FIG. Figure 1 shows the scheme of the village. Ory channel; in fig. 2 is a block diagram of the modification control; FIG. 3 is a diagram of an interface temporal control block.

Устройство содержит селекторный канал 1 к процессор 2,The device contains a selector channel 1 to the processor 2,

В состав селекторного канала вход т устройство ввода-вывода 3, блок управлени  каналом 4, счетчик адреса датшх 5, счетчик байтов 6, регистр состо ни  канала 7, блок управлени  интерфейсом 8, блок сборки регистров канала 9, блок контрол  модификации 10, второй блок . контрол  модификации 11, элемент ИЛИ 12, блок контрол  по четности 13, блок контрол  последовательностей сигналов инн терфейса 14, блок-временного контрол  интерфейса 15.,.. В процессор вход т оперативна  пам ть 16, блок микропрограммного управлени  17, арифметическо-догическое устройство 18/ Блок контрол  модификации содержит узлы коррекции контрольного раарзда 19, узлы свертки (формирование допо лнеии  до нечета) 20, узлы сравнени  21, элемент ИЛИ 22, контрольные разр ды 23. Блок временного контрол  интерфейса содержит формирователь jliMhynbca счетаЪ с Т сек 24, формирователь импуль-., сов счета с Т мсек, 25, алементы И 26, 27, элемент ИЛИ-28, счетчик интервалов времени контрол  9, элементы НЕ 30,31, элемент И 32/ Селекторный канал 1, представленный ш фиг. 1, предназначен дл  подключени  к процессору 2 микропрограммной вычислите, ной машины быстродействующих устройств :вьода-йывода 3 к управлени  передачей данных между ними и процессором 2.. Процессор 2 содержит оперативную п м ть 16, блок микрохфограммного управлег ни  17 и арифметическо-логическое устрой ;ство 18, соединенные информационными, ;адресными и управл ющими шинами. Селекторный канал состоит из блока управлени  каналом 4, счетчика адреса ланных 5, счетчика байтов 6, регистра состо ни  канала 7, блока сборки регистров канала 9, блока управлени  интерфейсом 8, блсжа контрол  модификации Ю, второ контрол  модификации 11, го блока элементаI ИЛИ 12, блока контрол  четности 13, блока контрол  последователь костей сигналов интерфейса 14 и бйока ;Временного контрол  инферфейса 15. ; Работает селекторный канал следующим образом. Операци  ввода-вывода в канале начина етс  по специальной команде, котора  задает адрес .; канала и устройства ввода-вывода и при помощи специальных управлгаощих слов указывает код команды, начальный адрес данных, коли :ество передаваемых по этой команде байтов данных, управл ющие признаки и ключ защиты пам ти . Селекторный канал формирует управл ю шее слово и хранит его в своих регистрах и блоках.The selector channel includes an input / output device 3, a channel control block 4, a datashech address counter 5, a byte count 6, a channel 7 status register, an interface control block 8, a channel 9 assembly register block, a modification control block 10, a second block . modification control 11, element OR 12, parity control block 13, interface 14 signal sequence control block, interface time control block 15., .. The processor includes operational memory 16, firmware control block 17, arithmetic-dogical device 18 / Modification control block contains control Razar 19 correction nodes, convolution nodes (additional dimension to odd) 20, comparison nodes 21, element OR 22, check bits 23. The interface time control block contains a jliMhynbca account shaper sec 24, pulse former., co-counting with T ms, 25, alementy And 26, 27, element OR-28, counter of time intervals for monitoring 9, elements NOT 30.31, element And 32 / Selector channel 1, shown in FIG. . 1, is designed to connect to the processor 2 a microprogrammed computing machine for high-speed devices: input-output 3 to control the transfer of data between them and the processor 2. .. Processor 2 contains operational 16, microchromatic control unit 17 and arithmetic-logical unit 18, connected by information,; address and control buses. The selector channel consists of a channel control block 4, a data address counter 5, a byte count 6, a channel 7 status register, a channel 9 register assembly block, an interface control block 8, a modifying control H, a second control mod 11, a th block I or 12 , the parity check block 13, the check block of the successor of the bones of the signals of the interface 14 and byeok; Temporal control of the inferface 15.; Works selector channel as follows. Channel I / O begins with a special command that sets the address.; the channel and I / O devices and with the help of special control words indicate the command code, the starting data address, the number of data bytes transmitted by this command, the control characters and the memory protection key. The selector channel forms the control word and stores it in its registers and blocks.

Управл юща  информагш  между процес .сором 2 и селекторным каналом 1 передает-, с  через арифметическо-логическое устройство 18, выходные к входные информаииоз ные шины 33 и 34 соответственно. При передаче управл ющей информации между процессором 2 и регистрами селекторного канала 1 указанный в микрокоманде приэнак регистра, в который необходимо пркн .ть или из которого необходимо передать инфэрмаиию , принимаетс  в блэк управлени  каналом 4 через выходные управл ющие шин 35 процессора. Обмен данными между процессором 2 и устройством ввода-вывода 3 хфоисходит в два этапа: а) обмен данными между устройством ; ввода-вьшода 3 и каналом 1;. 6} обмен данными между каналом 1 и оперативной пам: тью 16. . Дл  обмена данными между каналом в устройством ваода-вывода 3 служат шины интерфейса 36, 37. Обмен происходит по одному байту и ив зависит от режима :работы процессора. При выполнении ко:манды считывание (обратного считывани ) байты данных от устройства ввода-вывода 3 через входную шину 36 пртшимаютс  блоком управлени  интерфейсом 8. При вы-: полыении команды записи байты данных из блока управлени  интерфейсом передаютс  через шийу интерфейса. 37 в устройство ввода-вывода 3.. Передача даииыХ между селекторным канатом 1 и оперативной 16 происходит в основном по два байта. Но в начале или в конце может дередавасьс  .. один байт, если выполн етс  одно из еле-. ДУюших условий: а) содержимое : счетчика байтов равно единице и в блоке управлени  интерфейсом 8 имеетс  один байт данных, прин тый из устройства ввода-вывода (при выполнении команды считывани , обратного считывани ), или блок управлени  интерфейсом 8 может прин ть байт данных из оперативной пам ти (при выполнении команды записи); б) выполн етс  команда считывани  (обратного считывани  К содержимое счетчика больше нул , адрес данных нечетный (при считывании) или адрес данных четный (при обратном считывании) ив блоке управлени  интерфейса 8 имеетс  байт данHbiJt , прин тый из устройства ввода-вывода в) выполн етс  команда записи, содержимое счетчика байтов больше Hyiyj, блок управлени  интерфейсом 8 может прин ть байт данных из оперативной пам ти и адре данных - нечетный. При возникновении одного из описанных условий в блоке управлени  канала 4 устанавливаетс  запрос на передачу данны который через входную управл ющую шину процессора 38 поступает в блок микропрограммного управлени  17. По этому запросу выполнение процессором текущей I микропрограммы приостанавливаетс  на цикл передачи данных между каналом 1 и о еративной пам тью 16. Цикл передачи дaнныk между каналом и оперативной пам ть о состоит из последов тельное и двух машинных тактов, если обмен между пам тью и каналом содержит п два байта данных, или из трек машинных тактов, если в обмене участвует один байт данных. Дл  выполнени  этих тактов проце сор вырабатывает специальную серию сшх роимпульсов, которые через выходные управл ющие шины 35 поступают в блок управлен1   канала 4. Первым синхроимпул сом начального такта цикла передачи данных блок управлени  канала 4 вырабааыва ет управл ющие сигналы, по которым содержии1ое счетчика адреса данных 5 выдае с  на адресные шины оперативнбй пам ти 39, а кад ключа защиты пам ти канала из блока упраЪлени  канала 4 - на шины 40 ключей защиты оперативной пам ти. В зависимости от типа выполн емой команды Б цикле передачи данных блок упраалени  каналом 4 формирует необходимые управл ющие сигналы, которые через выходные управл ющие шины канала 41. в блок управлени  интерфейсом 8 дл  управлени  приемом и передачей байтоз данных. При выполнении команды записи один или два байта из оперативной щамйти 16 передаютс  через выходные Ешформационные шины оперативной пам ти 42 в блок управлени  интерфейсом 8. При выпслнении команды считывани  (о&ратного считывани ) один или два байта данных из блока управлени  интерфейсом поступают через входные гнформационные aimai оперативной пам ти 43 в оператив- ную пам ть 16. Одной из функций селекторного канала . .йл егс  уггравление модификацией и коррекцией конлрольных разр дов, .так.е контроль модификации счетчика адреса данных. 5 и счетчика байтов 6, В последнем такте каждого цикла передачи данных блок управлени  канала -4 вырабатьшает уп равл юшие сигналы, которые обеспечивают t модификацию содержимого счетчика адреса данных и счетчика байтов. При выполнении команды записи вЛи счи тывани  блок управлени  канала 4 вьфабатывает св1гналы ; модификации +1 и -1 (при передаче одного байта) или +2 и -2 (при передаче двух байтов), которые .побтупают соответственно в счетчик адр.ёса данных 5 и , счетчик байтов 6. По этим происходит модификаци  адреса t данных на +2 (+1) и счетчика байтовна (-1). При выполнении команды обратного; считывани  блок управлени  ка1нала 4 вьфабатывает сигналы модификации -2 (при передаче двух байтов) или -1 i (при передаче одного байта), которые так- . ;Же поступают в счетчик адреса данных 5 и счетчик байтов 6. По этим сигналам npt. I исходит модификаци  адреса данных и счет чика .байтов на -2 C-rl).. HenoqaeacTBaHHaH модификаци  упр авл н jiue информации одновременно в счетчике адреса данных 5 и счетчике байтов 6 : позвол ет повысить быстродействие канала. : Информаци , содержаща с  в счетчике ;адреса данных 5 и счетчике байтов 6, контролируетс  по Модулю 2 в блоке контрол  по четности. Если дл  фог 1ировани  контрольных разр дов счетчика адреса данных и счетчика байтов использовать те же схемы, что и дл  их контрол , т. е, схемь, которые складашают по Модулю 2 содержимое этих счетчиков, и в зависимости от получившейс  суммы установить, новое значение контрольного разр$зда,новое значение контрольному разр ду пр 1сваивветс  только в зависимости от содержимого счетчика, но не позвол ет проверить правильность модификации. В рассматриваемом канале дл  выработки сигналов коррекции контрольных разр дов счетчика адреса данных 5 и счетчика байтов 6 соответственно во врем  их модификации применены бйоки контрол  модификации 10 и 11. Это позвол ет корректировать контрольные разр ды счетчика адреса данных и счетчика параллельно и одновременно с окончанием модификации, I причем их качение всегда соогветствует {-содержимому этих регистров. Блоки контрол  модификации адреса данНык и счетчик байтов одинаковы по структуре (фиг. 2). Они содержат узлы коррек-. ции контрольных разр дов 19, узлы свертКИ (формировани  дополнени  до нечета) 2О, узлы сравнени  21 и элементы ИЛИ 22/. Сигналы коррекции соответствукэших контрольных paapsmoB 23 формируютс , если: а)при модификации на f+1 один  з чtв ных разр дов соответствующего байта счет;чика адреса данных 5 переходит из нулево го состо ни  в единичное; б)при М01д11фикац)ни на-- |один из чет . нык разр дов, соотбетствующегй байта счетчика адреса данных 5 или счетчика бай тов 6 . перекроитI из единичного состо ни  в нулевое; в)tipH модификации на +2 один из нечетных разр дов младшего байта счетчика I адреса данных) 5 переходит из нулевого со Сто ни  в единичное (анализ старших байтов и коррекци  их контрольных разр дов происход т так же, как и гфи модификации на +1); г)при модификации на -2 один из нечетных разр дов младшего байта счетчика адреса данных 5 или счетчика . байтов 6 | переходит из единичного состо ни  в нуле вое (анализ старших байтов и коррекци  и контрольных разр дов происход т так же, как и при модификацщ на -I). В зависимости от вышеперечисленных ус . ловий блоки контрол  модификации 1О, 11 вырабатывают сигналы коррекци  ссютветствзг ггапих ЕОЕПрольных счетчика адрес данных 5 и счетчика байтов 6, После оконча ш  модификапии счетчика адреса данных и счетчиаа байтов при помоши узлов свертки 20 формируютс  дополнени  до нечетасодержимого каждого байта счетчика адреса данных и счетчика байтов, и полученные значени  сравнивают с  узлами сравнени  21 с выходами соот- вё1тствуюших контрольных разр дов 23 счет чика адреса данных и счетчика байтов, установленных выходными сигналами узлов коррекции 19, Если эти разр ды хот  бы в одном байте счетчика адреса данных или счетчика не совпадают, сигнал несовпадени  через элемент ИЛИ 33 поступает в регистр состо ни  канала 7 и устанавливает в единичное состо ние соответствующий индикатор контролй рабо-1 ты канала. Когда заканчиваетс  цикл передачи дай-; ных одного Him двух байтов, блок упрввпвч ни  канала 4 сбрасывает запрос на передачу даннык (если к этому моменту не сформирсюаливь услови  следующего запроса на передачу данных), пройессор включает серию тактовых,сншфоимпульсоб , .....|1ч..-.,--(1«..в..,.и,.,.... . ..,.-,,,. .i.i и продолжает выполнение прерванной микро фограммы до следующего запроса на передачу данных. СеиежторныА канал кроме ко.нтрол  ностн модификации счетчика данных н счетчика байтов дл  Еонтршвг выполнени  операции вводе-выводе содержит блок контроп  ис четности 13, блок временного ко«трал  работы интерфейсе 14 Q, блок коитро л  послеД1даатевьностб й сигналов 1гатерфейса 13. Ёлок контрол  fco четности 13 вырайа-НЛ-вает сигнал ошибкЛ, если: а) при загрузке управл ющей информации в канал содержимое передаваемого регистра имеет четное количество единиц; б) при передаче управл ющей информации; и данных из блока управлени  интерфейсом S в устройство ввода-вывода 3 содержимое передаваемого регистра имеет четное количество единиц;. . .. в) при передаче управл ющей инф эмаций и данных в канал из устройства 3 вводавывода содержимое передаваемого регистра имеет четное количество единиц. Сигнал ошибки с блока контрол  по четности 13 поступает.в регистр состо ни  канала 7, в котором устанавливают инд катор контрохш работы интерфейса, если сигнал ошибка выработалс  при передаче управл ющей информации между каналом и устройством ввода-вывода 3. В остальных случа х в регистре состо ни  канала 7 устанавливают индикатор контрол  работы канала. При этом ввод-вывод прекращаетс , в блоке управлени  каналом 4 устанавливаетс  запрос на микропрограммную приостановку , котсфый через входные управл ющие шины ЗВдПОСтупают в .процессе 2, Выполнение текущей микропрограммы процессора приостанавливаетс , и выполн етс  специал микропрограмма, котора  передает процессору информацию о состо нии -. канала и устройства ввода-вывода. Дл  контрол  временных соотношений сигналов и последовательности сигналов интерфейса канал 1 содержит блок контро- л  последовательностей сигналов интерфейса 14 и блок временного контрол  интерфейса 15, входы которых подключены к управлени  интерфейсом 8, предназнйченному дл  управлени  устройствами ввода-вывода 3, подсоединенньгми к каналу 1 через шйкы интерфейса 36 и 37. Устройство ввода-вывода 3 в ответ на сигналы, вырабатываемые блоком управлени  интерфейсом 8, формирует сигналы, Которые через шины интерфейса 36 постулают в блок управлени  интерфейсом. Bbf«оды управл ющих триггеров последнего поступают в блок контрол  последовательностей .сигналов интерфейса 14. Если последователь ность сигналов интерфейса, переданна  из блока управлени  И1;г€ рфейсо и и полученна  в ответ из устройства ввода-вывода 3, неверна , блок контрол  последовательностей , д сигналов интерфейса 14 формирует сигнал ошибки, который поступает в регистр состо ни  канала 7, где устанав ивакзт индикатор контрол  работы интерфейса. Если устройство ввода-вывода 3 не вы- 10 дает, на шины интерфейса 36 сигнал, тре буемый каналом, состо ние системы ввода-вывода может повиснуть, В рассматриваемом канале контролируютс  допустима  длительность последовательностей интерфей- 15 са и интервал между некоторыми последова тельност ми сигналов. Дл  этого служит блок временного контрол  работы интерфей са 15, пример реализации которого приведен на фиг, 3, Когда канал формирует управл ющий сигнал внутри определенной последовательности , по специальному сигналу а, формируемому в блоке управлени  интерфейсом 8 запуг чаетс  счет времени ожидани  ответного сигнала. При этом через элементы И 26 и ИЛИ 28 импульсы счета формировател  24 поступают на счетный вход счетчика интервалов времени конпрол  29, Если ответный сигнал устройства поступае . в канал в пределах до устимого времени .ожидани  ( 32 мксек), то сигнал а запуска контрол  длительности последова; тельности сбрасываетс , и с 2етчик интервалов времени контрол  29 через элементы НЕ ЗО и И 32 переводитс  в исходное состо ние. Если же ответного сигнала нет, на выходе счетчика 29 формируетс  ошибки. Таким образом контролируютс  все последовательности сигналов интерфейса. i Кроме того, блок 14 позвол ет контро лировать интервалы между последовательност ми сигналов интерфэйса. По специальному сигналу ,б, формируемому блоком управлени  интерфейсом 8, запускаетс  блок контрол  интервала между последовательност ми . При этом импульсы счета из формировател  25 поступают через эле: менты И 26 и ИЛИ 28 на счетный вход счетчика интервала времени контрол  29, Если интервал между последователе i ност ми сигналов интерфейса не превыша; ет допустимого времени ( 30 сек), : сигнал запуска б сбрасываетс , .и счетчик интврЕшлов времени контрол  29 через элементы НЕ 31 и 32 пр, г- :одлтс i в исходное состо ние. В противном на выходе счетчика 29 формируетс  с ;гнае ошибки. Сигнал ошибки, выработанный блоком времанкого контрол  интерфейса 15( йосту-- пает в регЕстр состо ни  канала 7 к уста навлквает з нем индикатор контрол  работы интерфейса. Если в регистре состо ни  канала установлен индикатор контрол  работы интерфейса, вво;} - М вод npeKpama.t( етс , в блоке, управлений какала 4 устанав ; лнваетс  зазор на микропрограммную йр остановку , который через входные упра.вл -1 ющие шины 38 процессора поступает в 6rtok мик огфограммного управлени  17. Теку- ; ща  микропрограмма приостанавливаетс , и выполн етс  специальна  микропрограмма, котора  передает процессгру информацию ососто нии канала,и устройства вводе-вы° вода, 3. I Пред метиаобре тени  Селекторный канал, Ч:одержа1ций счетчик адреса данных, счетчик байтов, ре;гистр состо ни  канзла, блок управлени  интерфейсом, блок контрол  последователь ностей сигналов интерфейса, блок контрол  , по четности, блок контрол  модиф;жацин, блок сборки регистров каналов к блок уп- равлени  каналом, информйциокные , которого, а также ннформааЕонныо БЫКОДЫ счетчика адреса )1Х, счетчика байтов, регистра состо ни  канала и блока управлени  интерф йсом подколочены к соответствующим информационным входам блока ;сборки регистров канала, блока контрол  по четности и блока управлени  канала, . управл ющие выходы которого соединены ; с управл ющими входами блока с6орки регистров канала,- блока кон7рО7  1модйфнм кадии, блока контрол  по четности, блока контрол  последовательностей сигналов, ив терфейса, блока управлени  интерфейсом, рЫ гистра состо ни  канвла, счетчика байтов и счетчика адреса данных, информадион ый выход н второй управл ющий вход которогс подключены соответственно к информацирнйол; входу н выходу коррекции блока контрол  моднфнкадии, информационный вход сч  нн адреса данньис, а также информационные к& ды счетчика байтов, регистра состо ни  жа нала, блока управлени  канала и блока пени  интерфейсом соедннены с соответствие I юшнми информеционными входами устройст: ва, первые управл ющие выходы блока 1 управлени  интерфейсом подключены ко i вторым управл ющим входам блока конт рол  последовательностей сигналов интер бб фейса, выход которого, а также выход 51 блока контрол  по четности соединены с установочными входами регистра состо ни  канала, вторые информационные входы выходы блока управлени  интерфейсом, информационные выходы счетчика адреса дан ных и блока сборки регистров канала, а также управл ющие входы и выходы блока управлени  канала подключены к соответст юшим информационным и управл ющим выходам и входам устройства, о т л и ч а и щ и и с   тем, что, с целью повышени  быстродействи  и надежности канала, он содержит вт.орой блок контрол  модификации , элемент ИЛИ и ,блок временного контрол  интерфейса, и второй управл юшие входы которого соединены с соответствующими управл ющими выходами блока управлени  канала и блока управлени  интерфейсом, выход блока временного контрол  интерфейса подключён к соответствующему установочному входу регистра состо ни  канала, другой установочный вход которого соединен с выходом элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам блокй контрол  модификации и второго блока контрол  модификации,  нфорк ационный И; управл ющие входы и выходы коррекции KO-I торого соединены соответственно с иМрЬркг - ционным выходом счетчика байтов, управл ющим выходом блокп управлени  канала и вторым управл ющим входом счеччика байтов. Фиг. 1The control information between the process 2 and the selector channel 1 transmits, via the arithmetic logic unit 18, the output to the input information buses 33 and 34, respectively. When transmitting control information between the processor 2 and the registers of the selector channel 1, the register specified in the microcommand, into which it is necessary to find or from which information is transmitted, is received into the black control of channel 4 via the output control buses 35 of the processor. The data exchange between the processor 2 and the I / O device 3 occurs in two stages: a) data exchange between the device; input-output 3 and channel 1 ;. 6} data exchange between channel 1 and operative memory: 16.. For the data exchange between the channel in the device of the VODA 3, interface 36, 37 buses serve. The exchange takes place one byte and wil depends on the mode: processor operation. When executing the co: the mandates, the readout (readback) of the data bytes from the I / O device 3 through the input bus 36 is sent by the interface control unit 8. On you-: polish the write command, the data bytes from the interface control unit are transmitted through the interface bus. 37 to the I / O device 3. The transfer of the direct transmission between the selector cable 1 and the operational 16 takes place mainly in two bytes. But at the beginning or at the end it can be deredavis .. one byte, if one of the barely executed. The following conditions: a) content: the byte counter is one and in interface control block 8 there is one data byte received from the I / O device (when executing a read command, reverse reading), or interface control block 8 can receive a data byte from RAM (when executing a write command); b) the read command is executed (the reverse readout To the contents of the counter is greater than zero, the data address is odd (read) or the data address is even (when read back) and in the control unit of interface 8 there is a dBbiJt byte received from the I / O device) The write command, the contents of the byte count are greater than Hyiyj, the interface control block 8 can receive a data byte from the main memory and the data address is odd. When one of the described conditions occurs in the control unit of channel 4, a request to transmit data is established which, through the input control bus of processor 38, enters the firmware control unit 17. At this request, the processor executes the current firmware I pauses for the data transfer cycle between channel 1 and operational memory 16. The data transfer cycle between the channel and the operational memory consists of sequential and two machine cycles, if the exchange between the memory and the channel contains n two data bytes, or and from a machine clock track, if one byte of data is involved in the exchange. To perform these cycles, the pro cessor generates a special series of pulses that, through the output control buses 35, enter the control unit of channel 4. The first sync pulse of the initial cycle of the data transfer cycle, the control unit of channel 4 produces control signals for which the contents of the data address counter 5 is outputted to the address buses of the operative memory 39, and a frame of the channel memory protection key from the control block of channel 4 - to the buses 40 of the RAM protection keys. Depending on the type of command B executed, the data transmission cycle, channel 4 controls the necessary control signals, which, through the output control buses of the channel 41. to the interface 8 control unit, to control the reception and transmission of data bytes. When executing a write command, one or two bytes from operational RAM 16 are transmitted via output data busses of RAM 42 to interface control unit 8. When the read command is executed (read & read), one or two data bytes from the interface control unit are received via input gnformational aimai of the RAM 43 to the RAM 16. One of the functions of the selector channel. ... It is engraved by modification and correction of control bits,. so is control of the modification of the data address counter. 5 and the byte counter 6. In the last cycle of each data transfer cycle, the control unit of the channel-4 generates control signals that ensure t modification of the contents of the data address counter and the byte counter. When executing a write command on the LI of the readout, the control unit of channel 4 fails to send signals; modifications +1 and -1 (when transmitting one byte) or +2 and -2 (when transmitting two bytes), which access, respectively, the data address 5 address counter, and the byte counter 6. This changes the data address t to +2 (+1) and byte counter (-1). When performing the reverse command; The readout of the control unit of channel 4 of the output modifies signals of modification -2 (when transmitting two bytes) or -1 i (when transmitting one byte), which is also -. ; The same goes to the data address 5 counter and the byte counter 6. With these signals, npt. I is modifying the data address and the .byte counter by –2 C-rl) .. HenoqaeacTBaHHaH modifying the control information in the data address counter 5 and byte counter 6 simultaneously: it improves the speed of the channel. : The information contained in the counter; the data addresses 5 and the byte counter 6 are monitored modulo 2 in the parity check block. If for the control bits of the data address counter and the byte counter, use the same schemes as for their control, i.e., the circuits that modulo 2 contain the contents of these counters and, depending on the resulting amount, set the new value of the control bit, the new value of the check bit is 1 dwells only depending on the contents of the counter, but does not allow checking the correctness of the modification. In the channel under consideration, to modify the control bits of the data address counter 5 and the byte counter 6, respectively, the modification control biosks 10 and 11 are applied during their modification. This allows the control bits of the data address counter and counter to be corrected simultaneously and simultaneously with the end of the modification, I, and their rolling motion always corresponds to {-content of these registers. The control units for the modification of the address DanCyc and the byte counter are identical in structure (Fig. 2). They contain correction nodes. check bits 19, convolution nodes (addition formation for odd) 2O, comparison nodes 21 and elements OR 22 /. Correction signals of the corresponding control paapsmoB 23 are generated if: a) when modifying by f + 1 one of the equivalent bits of the corresponding byte, the score of data address 5 goes from zero to one; b) with M01d11fikats) not on-- | one of the odd. Now bits, the corresponding byte of the counter of data address 5 or byte counter 6. remake from one to zero state; c) tipH modifications to +2 one of the odd bits of the low byte of the counter I data address) 5 goes from zero to one to one (analysis of high bytes and correction of their check bits occurs in the same way as gfy changes to +1 ); d) when modifying by -2, one of the odd bits of the low byte of the data address 5 counter or counter. bytes 6 | goes from one state to zero (the analysis of high bytes and the correction and check bits occur in the same way as with the modification of -I). Depending on the above mustache. the loner control units of the modification OO, 11 generate signals for the correction of the ggapikh EOEProlnyh counter data address 5 and the byte counter 6. and the obtained values are compared with the comparison nodes 21 with the outputs of the corresponding check bits 23 of the data address counter and the byte counter set by the output signals of the correction nodes tion 19, If these bits would although in one byte data address counter or counter do not match, mismatch signal via the OR gate 33 is supplied to the register state and sets the channel 7 in a single state corresponding indicator control Started-1 you channel. When the dai- transfer cycle ends; one byte of two bytes, the control unit of channel 4 resets the request for data transfer (if the conditions of the next request for data transfer have not been formed at this moment), the projsessor includes a series of clocks, with a pulse, ..... | 1h ..-., - (1 ".. in ..,. And,., ...., ..., .- ,,, .ii and continues to execute the interrupted micro pattern until the next request for data transfer. A channel other than ko. The control of the modification of the data counter and the byte counter for the Unattended execution of the I / O operation contains a counter-balance counter 13, a time block “14 Q interface trawl, coitro block of after-termination of 1 interface signals 13. Parity control fco 13 vyra-NL-error signal, if: a) when loading control information to the channel, the contents of the transmitted register have an even number of units; b) when transmitting control information; and the data from the interface control unit S to the I / O device 3; the contents of the transmitted register have an even number of units ;. . .. c) when transmitting control information and data to the channel from input device 3, the contents of the transmitted register have an even number of units. The error signal from the parity control unit 13 is received. In the channel 7 state register, in which the interface control counter operation indicator is set, an error signal is generated during the transmission of control information between the channel and the I / O device 3. In the other cases in the register channel 7 states set the channel operation monitoring indicator. In this case, the I / O is stopped, a request for a microprogramming suspension is established in the control unit for channel 4, which is received via the input control buses of the STB in the process 2, the execution of the current microprogram of the processor is suspended, and a special microprogram is executed, which transmits state information to the processor . channel and input-output devices. To control the timing of the signals and the sequence of signals of the interface, channel 1 contains a block of control of the sequences of signals of interface 14 and a block of temporary control of interface 15, the inputs of which are connected to control of interface 8 intended for controlling I / O devices 3 connected to channel 1 via cable interface 36 and 37. The I / O device 3, in response to the signals generated by the interface control unit 8, generates signals that are sent to the control unit through the buses of the interface 36 This interface. Bbf "odes of the control triggers of the latter go to the interface sequence control unit. Interface 14 signals. If the sequence of interface signals transmitted from the control unit I1; fi and received in response from the I / O device 3, is incorrect, the sequence control unit, The signals of the interface 14 generate an error signal, which is fed to the channel 7 status register, where, by setting the interface operation monitoring indicator, set up a vacuum indicator. If an I / O device 3 fails to output, on the interface 36 bus, the signal required by the channel, the state of the I / O system may hang. In the channel in question, the permissible duration of the interface sequences 15 and the interval between some signal sequences are monitored. . For this is the interface time control unit 15, an example of implementation of which is shown in FIG. 3, When the channel generates a control signal within a certain sequence, the special signal a generated in the control block interface 8 intimidates the waiting time of the response signal. At the same time, through the elements AND 26 and OR 28, the counting pulses of the imaging unit 24 arrive at the counting input of the counter of time intervals of the control 29, If the response signal of the device is received. into the channel within the expected waiting time (32 microseconds), then the signal and the start of the monitoring of the duration of the sequence; The efficiency is reset, and from 2technik of the time intervals of control 29 through the elements of AOR and I 32 is transferred to the initial state. If there is no response, an error is generated at the output of the counter 29. In this way all sequences of interface signals are monitored. i In addition, block 14 allows control of the spacing between sequences of interface signals. A special signal, b, generated by the interface control unit 8, triggers a block for monitoring the interval between sequences. In this case, the counting pulses from the imaging unit 25 are transmitted through the elements: AND 26 and OR 28 to the counting input of the monitoring time counter 29, If the interval between the sequences of the interface signals is not exceeded; permissible time (30 s),: the start signal b is reset, and the control time counter intrinsic time 29 through elements NOT 31 and 32 rp, g-: i returns to the idle state. Otherwise, at the output of the counter 29 is generated with; an error occurs. The error signal generated by the time-of-time control unit of interface 15 (the host in the status register of channel 7 sets the interface control indicator for it. If the interface control indicator is set in the channel status register, enter;) t (for example, in the block, the controls of the feces 4 are set; the gap on the microprogram jp stop, which through the input control -1 of the processor buses 38 enters the 6rtok mic of the diagrammed control 17. The current; microprogram stops and runs mik a program that transmits channel-based information to the process and input / output water devices, 3. I Pre-shadow shadow Selector channel, H: Conclusions data address counter, byte counter, re; Kanzla state history, interface control unit, control unit sequences of interface signals, parity, parity, modif; zhatsin, channel register assembly unit to channel control unit, information, which, as well as the address counter) 1X, byte counter, channel state Serial Interface control unit ysom podkolocheny to respective data inputs of the block; assembly channel registers, control block parity channel and control unit. control outputs of which are connected; with the control inputs of the channel register registers block, —conc7O7 block, 1 modd caddy, parity check block, signal sequence control block, terface, interface control block, cannula state history counter, byte counter and data address counter, information output second the control input which is connected respectively to the information line; the input n to the output of the correction of the modfnkadia control unit, the information input of the middle address of the data address, as well as the informational & The byte counter, status register, channel control block and block block interface interfaces are connected with the corresponding I informational information inputs of the device; the first control outputs of the interface control unit 1 are connected to the second control inputs of the interbb signal sequence control face, the output of which, as well as the output 51 of the parity check unit is connected to the setup inputs of the channel state register, the second information inputs are the outputs of the interface control unit, the information outputs of the account The data address and block of the channel register assembly, as well as the control inputs and outputs of the channel control block are connected to the corresponding information and control outputs and inputs of the device, so that increase the speed and reliability of the channel, it contains the second modification control unit, the OR element and, the interface time control unit, and the second control inputs of which are connected to the corresponding control outputs of the channel control unit and the interface control unit, the output of the time block The interface control is connected to the corresponding installation input of the channel state register, another installation input of which is connected to the output of the OR element, the first and second inputs of which are connected respectively to the outputs of the modification control block and the second modification control block, AND; The control inputs and outputs of the KO-I correction are connected to the iMrrkg - byte counter output, the control output of the channel control unit and the second control input of the byte counter, respectively. FIG. one

I±:::-rrI ± ::: - rr

.J.J

Фиг. 2FIG. 2

Г R

г гg g

io з1 io s1

К регистру 7To register 7

7Л7L

2323

Ш LEJW LEJ

Фиг:3Fig: 3