SU514444A1 - Frequency divider - Google Patents

Description

1one

Изобретение относитс  к дискретной технике и может быть применена в качестве электронной схемы общего назначени , выполненной в виде интегральной схемы.The invention relates to a discrete technique and can be applied as a general-purpose electronic circuit made in the form of an integrated circuit.

РЬвестен делитель частоты, содержащий /ьразр дкып двоичный счетчик, выполненный, нанример, на триггерах, и логические элементы И.Рввестен a frequency divider containing / раз rasr dkip binary counter, made, for example, on triggers, and logic elements I.

Однако в известном делителе частоты с ростом коэффициента делени  растет число разр дов двоичного счетчика и количество дополнительных логических элементов, ирн номощн которых реализуетс  соответствующий коэффициент делени .However, in the known frequency divider, as the division ratio increases, the number of bits of the binary counter and the number of additional logic elements increase, the number of which is realized by the corresponding division ratio.

С целью повышени  коэффициента делени  в предлагаемый делитель введены два дополнительных триггера и логические элементы «Запрет, запрещающие входы которых соединены с входной щиной, при этом входы триг геров /г-разр дного двоичного счетчика через логические элементы И подключены к входной щине, а выход - к счетному входу первого дополнительного триггера, выходы которого через логические элементы «Запрет соединены с раздельными входами второго дополнительного триггера, выходы которого подключены к вторым входам логических элементов И.In order to increase the division ratio, two additional triggers and “Ban” logic elements are introduced into the proposed divider, the prohibiting inputs of which are connected to the input width, while the inputs of the g / bit triggers binary counter are connected to the input busbar through the logic elements, and the output - to the counting input of the first additional trigger, the outputs of which through the logic elements “Prohibition are connected to separate inputs of the second additional trigger, the outputs of which are connected to the second inputs of the logic elements Comrade I.

На чертеже представлена функциональна  схема делител  частоты.The drawing shows a functional frequency divider circuit.

Делитель частоты состоит из /г-разр дного двончного счетчика 1, двух дополпительных триггеров 2 и 3, логических элСМептов И 4 и 5 и «Запрет 6 и 7.The frequency divider consists of a / g-bit double-ended counter 1, two additional triggers 2 and 3, logical terminals 4 and 5 and “Prohibition 6 and 7.

В исходном состо нии все триггеры счетч; ка 1 и нервый дополнительный триггер 2 наход тс  в состо нии «О, а второй дополнительный триггер - в состо нии «1, при этом lia второй вход первого логического элемептаIn the initial state, all the trigger triggers; 1 and the nerve additional trigger 2 are in the state "O, and the second additional trigger is in the state" 1, with lia the second input of the first logical element

И 4 от единичного плеча :второго дополнительного триггера 3 поступает разрещающий нотенцнал , а на второй вход второго логического элемента Н 5 ностунает запрещающий потенциал от нулевого плеча этого трнггера.And 4 from a single shoulder: the second additional trigger 3 receives the resolving notification, and the second input of the second logic element H 5 nodes the forbidding potential from the zero shoulder of this trngger.

Работает делитель частоты следующим образом .The frequency divider works as follows.

Первый входной импульс через первый логический элемент И 4 поступает на единичные входы ;г-разр дного двоичного счетчика 1.The first input pulse through the first logical element And 4 is fed to the single inputs; g-bit binary counter 1.

Этот же имнульс устанавливает в состо ние «1 первый дополп1ггольный трпь.ер 2, при этом на входы логических элементов «Занрет 6 и 7 поступает запреп1,аюпип 1 спгна;1, а второй дополннтельный триггер 3 измен от свое состо ние только после сн ти  этого сигнала, т. е. по его заднему фронту.The same impulse sets the state to "1 first double-sided trp.er 2, while at the inputs of logical elements" Zanret 6 and 7 receives zaprep1, ayupip 1 spgnna; 1, and the second additional trigger 3 changes its state only after removing of this signal, i.e. on its falling edge.

Последующие входные импульсы через второй логический элемент И 5, на втором входе которого паходнтс  разрешаюп;нй потенциал , поступают на вход «-разр дного двоичного счетчика 1, который в дальнейшем работает обычным образом.Subsequent input pulses through the second logic element And 5, at the second input of which the pahods are resolvable; ny potential, arrive at the input of the "-discharge binary counter 1, which then operates in the usual way.

Claims (1)

Формула изобретени Invention Formula Делитель частоты, содержащий л-разр дный двоИЧный счетчик, вьюполиенный, например , на триггерах, и логические элементы И, отличающийс  тем, что, с целью повышени  коэффициента делени , в него введены два дополнительных триггера и логическиеA frequency divider containing an L-bit binary counter, viewer, for example, on triggers, and AND gates, characterized in that, in order to increase the division factor, two additional triggers and logic taps are introduced into it элементы «Запрет, запрещающие входы которых соединены с входной шиной, при этом входы триггеров «-разр дного двоичного счетчика через логические элементы И подключены к входной шине, а выход - к счетному входу иерваго дополнительного триггера, выходы которого через логические элементы «Запрет соединены с раздельными входами второго дополнительного триггера, выходы которого подключены к вторым входа м логических элементов И.the elements “Prohibition, prohibiting inputs of which are connected to the input bus, while the inputs of the triggers“ -disable binary counter through the logic elements And connected to the input bus, and the output - to the counting input of the Iervago additional trigger, whose outputs separate inputs of the second additional trigger, the outputs of which are connected to the second input of m logic elements I.