SU496600A1 - Dynamic memory cell - Google Patents
Dynamic memory cellInfo
- Publication number
- SU496600A1 SU496600A1 SU1806395A SU1806395A SU496600A1 SU 496600 A1 SU496600 A1 SU 496600A1 SU 1806395 A SU1806395 A SU 1806395A SU 1806395 A SU1806395 A SU 1806395A SU 496600 A1 SU496600 A1 SU 496600A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- memory cell
- cell
- dynamic memory
- emitter
- bus
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
(54) ДИНАЛ ИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ(54) DINAL ICHAL MEMORY CELL
; Изобретение относитс к вычислительной ;технике и (.ожет быть использовано в запоминающих устройствах и в устройствах цифровой автоматики. Известна интегральна мвтршш накопител запоминающего устройства, чейки котофого состо т из полупроводникового p-tl-P-tl-1фибора о S -| бразной вопьтамперной характеристикой, ft -эмиттер которого подсоединен к разр дной шине, а :р -эмиттер к числовой шине., Однако известна динамическа чейка пам ти характеризуетс тем, что цикл изменени инфоркшпит включает операцию сти}эанй целого слова накопител и операцйго записи в выбранные чейки этого же олова. Это уменьшает быстродействие запоминающего устройства. Целью изобретени вл етс повышение быстродействи чейки. Дл этого она содержит диод, анод кото ,рого подключен к р -базе р - fj- р - д-прибора , катод - к дополнительной разр дной шине. На чертеже приведена схема чейки. iДинамическа чейка пам ти содержит полупроводниковый Д -р-fl р-прибор 1 ,с g -образной Больгамперной характеристИ кой, р -база которого через диод 2 поцсое™ динена к шине 3, р -эмиттер и П -эмиттер прибора подсоединены к шннаь 4 и 5, соответственно . Составл ющий fi - р П-транзистор, как и в известной чейке, выполнен с большим коэ41фициентои усилени по току и с минимальными утечками; диод-2 также выполнен с минимальной утечкой так, что потенциал, зашфающий p-f -переходы 6, 7, 8 может сохран тьс продолжительное врем (около 1Осек}. Кроме того, чейка содержит конденсаторы 9-12. Ячейка работает следующим обрезом. Отрицательнь й импулт д напр жени (1-25 ) подаваемый по шине 3 через диод 2 на р-базу, запирает ее потенциалом (О,5-l6 ), недостаточным дл перевода чейки из единичного в нулевое-состо ние. Ошшко его амплитуда достаточна, чтобы заблоки;ровать открывание ft р-П- P эиcтopa.. положительным импульсом напр жени ( В ) I подаваемым по шине 4. Под ейст вием последнего в р -базе возникает зна-, чи-гельный запирающий потенциал (2-ЗВ ) и запоминающа чейка оказываетс в ну«, левом состо нии (с динамическим порогом включени . 4-6В,). Бели на Ц-эмиттер nd шине 5 подаетс отрицательный импу бв1напр жени . (3-.46 )J а на р-эмиттер одновременно по шине 4 подаетс положительный импульо напр жени . (3-4В )| то их суммарна амплитуда превы-j шает динамический порог вклю р и в оосто ; НИИ О и чейка оказываетс в .состо нии - |5 1, Эти же импульсы, подаваемые раздепь-;; The invention relates to computing technology and (. It can be used in storage devices and digital automatics devices. A known integral memory storage device, cells which consist of a semiconductor p-tl-p-tl-1 set of S - | The ft-emitter of which is connected to the bit bus, and the p-emitter to the numeric bus. However, a dynamic memory cell is known that the information change cycle includes the operation of the whole drive word and the operation of writing to the selected cells of the same tin. This reduces the speed of the storage device. The aim of the invention is to improve the speed of the cell. To do this, it contains a diode which is connected to the p-fj-p-d base of the device, the cathode - to additional bit bus. The drawing shows the cell diagram. The iDynamic memory cell contains a semiconductor D-p-fl p-device 1, with a g-shaped Bolhampernaya characteristic, the p-base of which is connected to bus 3 via diode 2 diode 2 , p-emitter and P-emitter of the device are connected shnna 4 and 5, respectively. Component fi - pn transistor, as in the well-known cell, is made with a large coefficient of current amplification and with minimal leakage; diode-2 is also made with minimal leakage so that the potential that is encrypted by pf junctions 6, 7, 8 can be maintained for a long time (about 1 Osec}). In addition, the cell contains capacitors 9-12. The cell works with the next cutter. Negative impulse The voltage (1-25) supplied through bus 3 through diode 2 to the p-base, is blocked by its potential (O, 5-l6), which is insufficient to transfer the cell from one to the zero-state. Oshshko its amplitude is sufficient to block ; open the opening of the ft p-P-P eistop .. positive pulse voltage (V) I supplied to nee 4. Under the sheath of the latter, a significant, chi-gel locking potential (2-3V) appears in the p-base and the memory cell turns out to be well, the left state (with a dynamic turn-on threshold. 4-6V,). The nd emitter nd bus 5 is supplied with negative voltage impedance. (3-.46) J and a positive voltage pulse is applied to the p-emitter simultaneously at bus 4. (3-4V) | then their total amplitude exceeds the dynamic threshold including p and oost; The SRI O and the cell are in the state - | 5 1; These same pulses are given in the section-;
р -эмиттерp-emitter
дио к р-базв Предмет изобретени Динамическа , чейка пам ти, содержаша p-fl-p-tl-прибор с 3 -образной, вольтАмперной характеристикой, fl-эмиттер котоd4n«M- .ur% п,«.-.--..Си. « рого подключен к разр дной щине, р -эмиDio to p-bases The subject of the invention is a dynamic, memory cell containing a p-fl-p-tl device with a 3-shaped, volt-ampere characteristic, fl-emitter which is d4n "M- .ur% n,".-.--. .Si “Pogo connected to the discharge pin, r-emi
4.Ер1 +ЕР о4. EP1 + EP about
ОABOUT
-Е-E
ОABOUT
д но, способны включить прибор, наход щийс в состо нии , но недостетошы дл ъкпючени прибора, наход щегос в состо ни О - - .,,. -,..Таким обрезом, дл нормальной работы запоминающей чейки управл ющее устройство должно обеспечить подачу на выводы запоминающей чейки по щинам 3, 4, 5, сле дующей комбинации сигналов, f . Из таблицы следует, что в отличие от изв ейтнрй чейки, на каждый из электродов прибора подаютс управл ющие сигналы одной-пол рности . Это снимает жесткие требо . вани к управл ющим устройствам и позволвет их упростить.1 тер - к числовой, отличающа с тем, что, с целью повышени быстродейст ви чейки, она содержит диод, анод которого Подключен к р-базе р-Ц - р-Ц-прибопо . г ™.---Л- .... ра, катод - к дьполнигельной разр дной But they are able to turn on the device, which is in the state, but not sufficient for shutting down the device, which is in the state O - -. ,,. -, .. With this cutoff, for normal operation of the storage cell, the control device must ensure that the storage cell is fed to the terminals 3, 4, 5, the following signal combination, f. It follows from the table that, in contrast to the known cell, the control signals of one polarity are sent to each of the electrodes of the device. This removes tough demands. Vanilla to control devices and allow them to simplify. 1 Ter - to numeric, characterized in that, in order to improve the speed of cell, it contains a diode, the anode of which is connected to the p-base p-C - p-C-priborpo. r ™ .--- L- .... pa, cathode - to dpolngelnogo discharge
111111
L.L.
J J
tf,tf,
irv.irv.
00
XT.Xt.
33
/2/ 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1806395A SU496600A1 (en) | 1972-07-06 | 1972-07-06 | Dynamic memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1806395A SU496600A1 (en) | 1972-07-06 | 1972-07-06 | Dynamic memory cell |
Publications (1)
Publication Number | Publication Date |
---|---|
SU496600A1 true SU496600A1 (en) | 1975-12-25 |
Family
ID=20520662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1806395A SU496600A1 (en) | 1972-07-06 | 1972-07-06 | Dynamic memory cell |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU496600A1 (en) |
-
1972
- 1972-07-06 SU SU1806395A patent/SU496600A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS55149871A (en) | Line voltage detector | |
US3699544A (en) | Three transistor memory cell | |
GB1231227A (en) | ||
US4112296A (en) | Data latch | |
US3714638A (en) | Circuit for improving operation of semiconductor memory | |
JPS5661088A (en) | Semiconductor memory device | |
ES470267A1 (en) | Capacitor memory with an amplified cell signal | |
SU496600A1 (en) | Dynamic memory cell | |
JPS5384578A (en) | Semiconductor integrated circuit | |
US3582975A (en) | Gateable coupling circuit | |
GB1118054A (en) | Computer memory circuits | |
GB1365727A (en) | Semiconductor memories | |
GB1241746A (en) | Buffer circuit for gating circuits | |
US3908182A (en) | Non-volatile memory cell | |
IE35680L (en) | Information storage device | |
JPS5423337A (en) | Semiconductor memory unit | |
GB1537114A (en) | Memory apparatus | |
SU377881A1 (en) | PATE ^ Ty1M [Sh '; = ^^ MLA Extrasensory | |
CA1104721A (en) | Monostable memory cell and random access memory utilizing the same | |
SU543013A1 (en) | Memory cell for shift register | |
JPS5279884A (en) | Non-volatile semiconductor memory device | |
SU1001445A1 (en) | Multivibrator | |
FR2337398A1 (en) | Write response circuit for flip-flops - has gate providing quick response of cross coupled transistor flip-flops and reduced current consumption | |
SU368556A1 (en) | DISCRETE DEVICE OF COMPARISON BY THE PHASE OF TWO ELECTRIC VALUES | |
JPS54106136A (en) | Semiconductor memory device |