SU491952A1 - Устройство дл обмена информацией между оперативной пам тью и процессором - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и, в частности, может быть использовано ири проектировании устройств оперативной пам ти вычислительных машин.

Известно устройство дл  обмена информацией между оперативной пам тью и процессором , содержащее регистр адреса, блок управлени  обменом, подключенный к буферным регистрам пам ти, буферпые регистры процессора.

Недостатком известного устройства  вл етс  невысокое быстродействие.

Описываемое устройство отличаетс  от известного тем, что оно содержит блок сравнени , регистр предыдущего адреса и блок коммутации , входы и выходы которого подключены к соответствующим выходам и входам буферных регистров, а управл ющие входы соединены с выходом блока управлени  обменом , к одному из входов которого подключен выход блока сравнени , первый вход которого соединен с выходом регистра адреса и одним из входов регистра предыдущего адреса, второй вход - с выходом регистра предыдущего адреса, другой вход которого соединен с выходом блока управлени  обменом.

Эти отличи  позвол ют повысить быстродействие устройства.

На чертеже изображена структурна  схема предложенного устройства, например, дл  числа символов /п 4.

Устройство содержит модули пам ти 1 и 2,

каждый из которых предназначен дл  хранени  информации, обрабатываемой вычислительной машиной, и команд (или микрокоманд ), под управлением которых происходит обработка информации, по тп двоичных

разр дов в одной физической  чейке пам ти, буфер пам ти 3, предназначенный дл  приема данных, подлежащих записи в модуль пам ти 1 или 2, а также дл  приема считанного кода, состо щий из буферных регистров пам ти (с первого 4 по четвертый 7) (все регистры /г-разр дные), регистр адреса 8, нредиазначенный дл  указани  адреса запрашиваемого или заиисываемого слова, регистр 9 предыдущего адреса, предназначенный дл  хранени  адреса физической  чейки пам ти, к которой произошло предыдущее обращение, блок сравнени  10, предназначенный дл  сравнени  содерлсимого регистра 9 предыдущего адреса с содерл имым соответствующих полей

регистра адреса 8, буфер процессора П. предназначенный дл  хранени  слова, подлежащего записи в модуль пам ти 1 или 2, а также дл  приема запрошенного слова, состо пшй из буферных регистров 11 процессора (с перБОго 12 по четвертый 15) (все регистры и-разР51ДНЫ-:- ), блок коммутации 16, предназначенiiHfi дл  передачи слова, подлежащего записи в пал ть, 3 буфера процессора 11 в некоторые из бус{)ерцых регистров пам ти 4-7 или во все буфер ые регпстры пам ти 4-7, а такж:: дл  передачи запрошенного слова, хран п; ,сгос  в некоторых из буферных регистров лар,: т  4--7 в буфер процессора 11, блок 17 упраБлеш  об.меиом, предназначенный дл  -правлепп  обменом информацией между буфером процессора 11 и модул ми пам ти 1 н 2 в соответствии с адресом запрашиваемого HJiii записываемого слова и кодом операции обращепи  к пам ти.

Ка чертеже приведена одна из возможных структурпых схем блока коммутации 16, в соответствии с которой ои состоит из первой

18и второй 19 ступеней коммутации, предназначенных дл  совместного переключени  кодовых шин, св зывающих буфер пам ти 3 и буа)ер процессора И.

В общем случае количество ступеней коммутации может быть произвольным. Блок коммутации 16, состо щий из k ступеней комл1утацин , обеспечивает передачу слов, длина когооых равна 2л-двоичных разр дов, где ,2,....,k.

В состав первой ступени коммутации 18 вход т первый 20 и второй 21 блоки переключени , в состав второй ступени коммутации

19- первый 22, второй 23, третий 24 и четвертый 25 блоки переключени . Количество блоков переключени  в любой ступени коммутации равно 2, где f - номер ступени коммутации .

Блоки переключени  20-25 предназначены дл  выполнени  следующих функций в режиме записи.

Блок переключени  20 служит дл  подключени  выходов первого буферного регистра 12 по входам первого 22 и третьего 24 блоков переключенп  второй ступени коммутации 19. Блок переключени  21 предназначен дл  подключени  выходов первого 12 или второго буферного регистра 13 процессора ко входам второго и четвертого блоков переключени  23 и 25 второй ступени коммутации 19.

Блок переключени  22 служит дл  подключени  выходов первого блока переключени 

20первой ступени коммутации 18 ко входам первого буферного регистра пам ти. Блок переключени  23 используетс  дл  подключени  выходов второго блока переключени  21 первой ступени коммутации 18 ко входам второго буферного регистра пам ти 5. Блок переключени  24 предназначен дл  подключени  выходов третьего буферного регистра 14 процессора или первого блока переключени  20 первой ступени коммутации 18 ко входам третьего буферного регистра пам ти 6. Блок переключени  25 служит дл  подключени  выходов четвертого буферного регистра 15 процессора или второго блока переключени 

21 первой ступени коммутации 18 ко входам четвертого буфериого регистра пам ти 7.

В режиме чтени  из пам ти блоки переключени  20-25 служат дл  выполнени  следующих функций:

блок переключени  22 - дл  подключени  выходов первого буферного регистра пам ти 4 ко входам первого блока переключени  20 первой ступени коммутации 18; блок переключени  23-дл  подключени  выходов второго буферного регистра пам ти 5 ко входам второго блока переключени  21 первой ступени коммутации 18; блок переключени  24 - дл  подключени  выходов третьего буферного регистра пам ти 6 ко входам третьего буферного регистра 14 процессора или первого блока переключени  20 первой ступени коммутации 18; блок переключени  25- дл  подключени  выходов четвертого буферного регистра пам ти 7 ко входам четвертого буферного регистра 15 процессора или второго блока переключени  21 первой ступени коммутации 18; блок переключени  20 - дл  подключени  выходов первого блока переключени  22 или третьего блока переключени  24 второй ступени коммутации 19 ко входам первого буферного регистра 12 процессора; блок переключени  21 --дл  подключени  выходов второго блока переключени  23 или

четвертого блока переключени  25 второй ступени коммутации 19 ко входам первого 12 или второго буферного регистра 13 процессора .

Входы и выходы блока коммутации 16 подключены к соответствующим выходам и входам буферных регистров 4-7 и 12-15, а управл ющие входы блока 16 соединены с выходом блока 17 управлени  обменом, к одному из входов которого подключен выход

блока сравнени  10, первый вход которого соединен с выходом регистра адреса 8 и одним из входов регистра 9 предыдущего адреса , второй вход - с выходом регистра 9, другой вход которого соединен с выходом блока

17 управлени  обменом.

Остальные св зи между блоками устройства показаны на чертеже.

Минимальной единицей информации, адресуемой индивидуально,  вл етс  слово длиной п двоичных разр дов. Физической  чейке модулей пам ти 1 и 2 соответствует четыре различных адреса, отличающихс  двум  младшими разр дами. Условимс , что коду 00 этих разр дов соответствуют разр ды физических  чеек пам ти, св занные с буферным регистром пам ти 4, коду 01 - разр ды, св занные с буферным регистром пам ти 5 и т. д. Слово длиной 2п двоичных разр дов размещаетс  в первой или второй половине

физической  чейки пам ти и его адрес, представленный в двоичном коде, оканчиваетс  по крайней мере одним нулем. Слово длиной 4п двоичных разр дов занимает одну физическую  чейку пам ти и имеет адрес, оканчивающийс  по крайней мере двум  нул ми. Указание

длины слова, как правило, содержитс  в коде операции обращени  к пам ти и поступает в устройство оперативной пам ти из процессора как при чтении, так и при записи. Исключение составл ют операции чтени  в тех случа х, когда процессор не может заранее указать длину запрашиваемого слова.

Номер модул  пам ти, к которому производитс  обращение, указываетс  в соответствующем поле адреса.

Устройство работает следующим образом.

Дл  записи в пам ть слова длиной п двоичных разр дов записываемое слово должно находитьс  в первом буферном регистре 12 процессора, а его адрес - в регистре адреса 8. В случае, если младший двоичный разр д адреса равен нулю, производитс  выдача записываемого слова на выходы первого блока переключени  20 первой ступени коммутации 18, если равен единице-на выходы второго блока переключени  21 первой ступени коммутации 18; аналогично в соответствии со значением следующего двоичного разр да адреса записываемое слово поступает на чыходы одного из блоков переключени  второй ступени коммутации 19 и принимаетс  в требуемый буферный регистр пам ти 4, 5, 6 или 7, после чего происходит его запись в модуль пам ти 1 или 2, при этом остальные три «-разр дных символа, хран щиес  в физической  чейке пам ти, к которой произошло обращение , остаютс  без изменени , т. е. в этих част х  чейки производитс  чтение, и считанные символы принимаютс  в соответствующие буферные регистры пам ти. Эти символы , как и вновь записанный символ, сохран ютс  в буфере пам ти 3 до момента очередного запуска модул  пам ти 1 или 2.

Запись в пам ть двухсимвольных слов производитс  следующим образом. Записываемое слово помещаетс  в первый и второй буферные регистры 12, 13 процессора и передаетс  на выходы первой ступени коммутации 18 без изменени . Если второй младший двоичный разр д адреса равен нулю, записываемое слово передаетс  посредством первого и второго блоков переключени  22, 23 второй ступени коммутации 19 в первый и второй буферные регистры пам ти 4, 5, если равен единице - посредством третьего и четвертого блоков переключени  24, 25 второй ступени коммутации 19 в третий и четвертый буферные регистры пам ти 6, 7, после чего происходит его запись в модуль пам ти I или 2.

Дл  записи в пам ть слова максимальной длины записываемое слово помещаетс  в буфер процессора 11, откуда без изменени  передаетс  в буфер пам ти 3 с помощью блока коммутации 16.

Кажда  запись в модуль пам ти 1 или 2 сопровождаетс  переписью адреса физической  чейки пам ти, в которую производитс  запись, в регистр 9 предыдущего адреса.

Таким образом, в результате любой из описанных операций записи слово, переданное

из процессора, записываетс  в модуль пам ти 1 или 2; кроме этого, адрес физической  чейки пам ти, в которую произведена запись, передаетс  в регистр 9 предыдущего адреса, а содержимое этой  чейки устанавливаетс  в буфер пам ти 3.

Выполнение алгоритма обмена словом переменной длины обеспечивает блок 17 ynjiaoлени  обменом: необходилтые переключеии  з блоке коммутации 16, запуск модул  пам ти 1 или 2, прием в буфер пам ти 3 записываемых символов с выходов блока коммутации

16 и остальных символов с выходов МОДУЛЯ

пам ти 1 или 2, перепись адреса физической  чейки пам ти в регистр 9 предыду Г1его адреса осуществл ютс  под управлением С1 Г5а;-оз, вырабатываемых этим блоком. По окончании цикла обращени  к пам ти блок 17 управлени  обменом посылает в процессор сигпал. указывающий, что возможно следуюнтее обращение к пам ти.

Операции чтени  из оперативной пам ти производ тс  путем обращени  к модулю пам ти 1 или 2 только в случае, если запрошенное слово отсутствует в буфере па,; тн 3. Поэтому люба  операци  чтени  начинаетс  с анализа сигнала сравнени , вырабатываемого блоком сравнени  10. Еслт сигнал сравнени  отсутствует, производитс  обращение к модулю пам ти 1 или 2 по адресу, указанному в регистре адреса 8, после чего адрес опрашиваемой  чейки пам ти передаетс  в регистр 9 предыдущего адреса. Через определенное врем , необходимое дл  приема считанного кода в буфер пам ти 3, блок 17 управлени  обменом вырабатывает сигналы управлени  блоком коммутации 16, необходимые дл  передачи запрошенного слова из буфера пам ти 3 в буфер процессора 11. После завершени  цикла обращени  к модулю пам ти 1 или 2 в процессор передаетс  сигнал, указывающий, что возможно следующее обращение к пам ти.

Обращение к модулю пам ти 1 или 2 не производитс , если блок сравнени  10 вырабатывает сигнал сравнени . В этом случае блок 17 управлени  обл1еном сразу после приема кода операции чтени  вырабатывает сигналы управлени , обеспечивающие передаму запрошенного слова посредством блока коммутации 16 из буфера пам ти 3 в буфер процессора 11, а затем снгнализпрует, что устройство готово к обмену следлчопцтм словом.

В случае, когда процессор указывает длнну запрашиваемого слова, св зь между буфером пам ти 3 и буфером процессора 11 организуетс  следующим образом.

Слова максимальной длины передаютс  в буфер процессора И посредством блока коммутации 16 без изменени . Двухсимвольные слова передаютс  на входы первого н второго блоков переключепн  20, 21 первой ступени коммутации 18 из первого н второго буферных регистров пам ти 4, 5 посредством первого и второго блоков переключени  22,

7

23 второй ступени коммутации 19, если второй младший двоичный разр д адреса равен нулю, и из третьего и четвертого буферных регистров пам ти 6, 7 посредством третьего и четвертого блоков переключени  24, 25 второй ступени коммутации 19, если этот разр д равен единице. Перва  ступень коммутации 18 передает двухсимвольное слово в первый и второй буферные регистры 12, 13 процессора без изменени . Выделение односимвольного слова в процессе его передачи в буфер процессора 11 происходит в два этапа: в соответствии со значением второго младшего двоичного разр да адреса перва  либо втора  пара символов, хран щихс  в буфере пам ти 3, посредством второй ступени коммутации 19 передаетс  на входы первой ступени коммутации 18, а затем в соответствии со значением младшего двоичного разр да адреса требуемый символ поступает в первый буферный регистр 12 процессора.

Чтение из оперативной пам ти может также выполн тьс  без указани  длины запрашиваемого слова, например, при выборке команды (или микрокоманды). Пусть в вычислительной машине используютс  двухсимвольные , четырехсимвольные, шестисимвольпые п восьмисимвольные команды, размешаемые в пам ти следующим образом: двухсимвольна  команда располагаетс  в первой или второй половине физической  чейки пам ти, четырехсимвольна  занимает целую  чейку, шестисимвольпа -одну  чейку и первую половину второй, восьмисимвольна  - две физические  чейки пам ти. Адрес команды указывает ее первый символ,  вл ющийс  кодом операции. Двоична  запись адреса двухсимвольной команды оканчиваетс  по крайней мере одпим нулем, любой другой команды - по крайней мере двум  нул ми.

Выборка команды (микрокоманды) из оперативной пам ти производитс  следующим образом. В соответствии с адресом, установленным в регистр адреса 8, производитс  считывание содержимого требуемой физической  чейки в буфер пам ти 3. Поскольку в блок управлени  обменом не поступило указани  длины запрашиваемого слова, исходной информацией дл  управлени  передачей из буфера пам ти 3 в буфер процессора 11  вл етс  только адрес команды. Если адрес оканчиваетс  двум  нул ми, содержимое буфера пам ти 3 без изменени  передаетс  в буфер процессора 11, если адрес оканчиваетс  одним нулем, содержимое третьего и четвертого буферных регистров пам ти 6 и 7 передаетс  в первый и второй буферный регистры процессора 12 и 13 соответственно, в результате

код операции всегда оказываетс  в первом буферном регистре процессора. Далее происходит передача содержимого буфера процессора в первую половину регистра команд (микрокоманд) устройства управлени  вычислительной машины, где происходит определение длины команды по коду операции. Если команда двухсимвольна , третий и четвертый символы, переданные в регистр команд, не учитываютс , и вычислительна 

машина приступает к выполнению команды. Если команда четырехсимвольна , используютс  все четыре переданные символа. В случае щестисимвольной команды производитс  повторное обращение к устройству оперативной

пам ти, передача считанного кода из буфера процессора 11 во вторую половину регистра команд и начинаетс  ее выполнение, причем два последних символа не учитываютс . Аналогично происходит выборка восьмисимвольной команды.

Описанный алгоритм выборки слов без указани  процессором их длины может использоватьс  в вычислительной машине также при чтении данных, представл емых, например,

словами произвольной длины, при этом количество символов, используемых в слове, может указыватьс  первым символом слова.

Claims (1)

1. Формула изобретени 

   Устройство дл  обмена информацией между оперативной пам тью и процессором, содержащее регистр адреса, блок управлени  обменом, подключенный к буферным регистрам пам ти, буферные регистры процессора,

   отличающеес  тем, что, с целью увеличени  быстродействи  устройства, оно содержит блок сравнени , регистр предыдущего адреса и блок коммутации, входы и выходы которого подключены к соответствующим выходам и входам буферных регистров, а управл ющие входы соединены с выходом блока управлени  обменом, к одному из входов которого подключен выход блока сравнени , первый вход которого соединен с выходом

   регистра адреса и одним из входов регистра предыдущего адреса, второй вход - с выходом регистра предыдущего адреса, другой вход которого соединен с выходом блока управлени  обменом.