SU468247A1 - Digital correlator - Google Patents

Description

(54) ЦИФРОВОЙ КОРРЕЛЯТОР(54) DIGITAL CORRELATOR

Изобретение, относитс  к. специализирован ным средствам Ш1фровой вычислительной тех ники, предназначенной дл  анализа случайных процессов. Известны цифровые коррел торы, содержащие четыре блока динамической пам ти, первый из которых подключен к входу устройства , выход первого блока динамической пам ти подключен к входу второго блока и к одному из входов первого блока умножени , выход второго блока динамической пам ти подключен к одному из входов второго блока умноже1Ш  и к переключателю, соединенному с приемным регистром, выходы которого подключены ко вторым входам обоих блоков умножени , соединенных соответст- венно с входами первого и второго накопителей текущих произведений, выходы первого и второго блоков динамической пам ти соединены соответственно со своими входами . Известные устройства характеризуютс  малым бь;строд€;йствием при последовательной обработке информации. Цели - повышение быстродействи . Дл  этого в предлагаемом коррел торе вьгходы первого и второго накогштелей текущих произведений подключены соответственно к входам третьего и четвертого блоков динамической пам ти, выходы которых подключены соответственно ко вторым входам первого и второго накопителей текущих произведений . На чертеже изображена структурна  схема предлагаемого цифрового коррел тора. Устройство содержит блоки 1 и 2 динамической пам ти, реализующие мен юи1у- юс  временную задержку значений входного процесса и построены на сдвиговых регистрах; блоки 3 и 4 динамической пам ти, служащие дл  накапливани  и хранени  значений коррел ционной функции и также построены на регистрах сдвига; блоки 5 и 6 умножени  (цифровые); приемный регистр 7, накопители 8 и 9 текущих произведений, блок управлени  1О, перек/иочатель 11 режимов работы, имеюи1ий два положени  а и б (положение а соответствует режиму вычисле- ш  автокоррел ционной функции, положеime б - вза-икгаой коррел ционной функции исследуемых , проиео:е0в}. Коррел тор работаетследующим образом . ; Перед началом работы с помощью блока управлени  10 приемный регистр 7, оба накопител  8 и 9и блоки 1-4 устанав ливаютс  в нуль, а переключатель 11 - в положение а. В некоторые тактовые моменты времени текущие значени  исследуемого процесса по даютс  в виде параллельного двоичного аода на вход блока 1. Эти значени  продвигаютс  по блоку 1 и далее по блоку 2 до того момента, пока первое из значений кода выборки процесса не зафиксируетс  одновреме но на приемном регистре 7 и в последней  чейке блока 2, после чего подача кодированных ординат процесса прекращаетс  и начинаетс  процесс обработки уже поступившей информации. Блок управлени  Ю вырабатывает сигнал, по которому происходит перемножение содержимого регистра 7 и двух последних  чеек пам ти блоков 1и2 Полученные произведени  с выходов блоков умножени  5 и 6 записываютс  в накопители 8 и 9 соответственно. На этом завершаетс  первый шаг первого вычислительного цикла. На втором шаге в каждом блоке динамической пам ти производитс  сдвиг на один разр д вправо. При этом содержимое последних  чеек блоков 1 и 2переписываетс  в их первые  чейки. Содержимое приемного регистра 7 не мен етс . Содер- жимое накопителей В и 9 переписываетс  в первые  чейки блоков 3 и 4 соответственно , а в накопители записываетс  информаци  (пока нулева ) из соответствующих последних  чеек блоков 3 и 4. После этого в соответствии с сигналом, вырабатываемы блоком управлени  10, оп ть производитс  перемножение содержимого регистра 7 и последних  чеек блоков 1 и 2. Полученные произведени  снова записываютс  в накопители 8 и 9, На этом заканчиваетс  второй шаг первого вычислительного цикла. Третий и все последующие шаги аналогичны второму . Первый вычислительный пикл завершаетс  к тому моменту времени, когда информаци  в блоках 1 и 2 будет находитьс  в том же состо нии, что и в начале первого luar-a. Вслед за этим на вход коррел тор подаетс   следующее по пор дку значение случайното процесса. При этом в блоки 1 и 2 проиаводитс  сдвиг на один разр д вправо. Вновь поступивша  кодированна  ордината процесса записываетс  в первую  чейку блока 1, а в регистр 7 записываетс  втора  ордината, В остальном второй вычислитель 5. ный 1ШКЛ протекает аналогично первому. Ko-i лнчество вычислительных циклов равно , где N - количество обработанных значении, случайного процесса, ; fl - суммарное Jкoличество  чеек пам ти в блоках 1 и 2. Коли-i чество  чеек в блоках 1 и 2 одинаково i и равно /Л/2; количество  чеек в блоках 3 и 4 также одинаково и равно Н 1/2. ; После окончани  вычислительного процесса содержимое блоков 3 и 4- может быть считано с выходов путем циклического его продвижени  по блокам. 3 и 4 и представл ет собой дискретнйе н чктщ  кор|зел цион ной функции исследуемого;- проййсса с точностью до посто нного. МНРждаел . Процесс вычислений взаимной коррел ционной фуй1к:цта.аналогичен описанному и отличаетс  тем, что переключатель 11 уста- навливаетс  в положение б, а значени  второго случайного процесса подаютс  на соответствующий вход коррел тора,: В предлагаемом цифровом коррел торе вьиислительный процесс протекает вдвое : быстрее, чем в известных устройствах по- следовательного типа. Разбива  блок дина-; мической пам ти на большее число частей | и добавл   соответствующее число множи- ; тельных устройств и накопителей, можно еще больше ускорить вычислительный про- | цесс, довед  его в пределе до полностью i параллельного,; Оредмет изобретени . Цифровой коррел тор, содержащий четыре блока динамической пам ти, первый из которых подключен к входу устройства, выход первого лока динамической пам ти подключен к входу второго блока и к одному из входов первого блока умножени , выход второго блока Динамической пам ти : подключен к однокту из входов второго блока умножени  и к переключателю, соединенному с приемным регистром, выходы которого подключены ко вторым входам обоих блоков умножени , соединенных соответственно с входами nefiBoro и второго накопителей текуишх произведений, выходы первого и второго блоков динамической пам ти соединены соответственно со своими входами , о т л и ч а к5 ИГ и и с   тем, что.The invention relates to specialized tools of a wide range of computing techniques for analyzing random processes. Digital correlators are known that contain four blocks of dynamic memory, the first of which is connected to the input of the device, the output of the first block of dynamic memory is connected to the input of the second block and one of the inputs of the first multiplication unit, the output of the second block of dynamic memory is connected to one of the inputs of the second block are multiply 1SH and to the switch connected to the receiver register, the outputs of which are connected to the second inputs of both multiplication units connected respectively to the inputs of the first and second drives of current products Institution, the outputs of the first and second dynamic memory units are respectively connected with their inputs. The known devices are characterized by a small amount of energy, with sequential processing of information. Goals - increase speed. To do this, in the proposed correlator, inputs of the first and second inlays of current works are connected respectively to the inputs of the third and fourth blocks of dynamic memory, the outputs of which are connected respectively to the second inputs of the first and second drives of current works. The drawing shows a structural diagram of the proposed digital correlator. The device contains blocks 1 and 2 of the dynamic memory, implementing a time delay for the values of the input process and are based on shift registers; dynamic memory blocks 3 and 4, which serve to accumulate and store the values of the correlation function and are also based on shift registers; multiplication blocks 5 and 6 (digital); receiving register 7, accumulators 8 and 9 of current works, control unit 1O, switch / mode 11 modes of operation, there are two positions a and b (position a corresponds to the mode of calculation of the autocorrelation function, position b is the reciprocal correlation function of the studied , proyeo: e0b}. The correlator works as follows. Before starting work using the control unit 10, the receive register 7, both accumulators 8 and 9 and blocks 1-4 are set to zero, and switch 11 is set to position A. At some clock moments time current values This process is given in the form of a parallel binary input to block 1. These values are pushed through block 1 and further along block 2 until the first of the values of the process sample code is fixed simultaneously to the receiving register 7 and in the last cell of block 2 after that, the supply of coded ordinates of the process is stopped and the processing of the already received information begins.The control unit U generates a signal that multiplies the contents of the register 7 and the last two memory cells of blocks 1 and 2. multiplying the product of the s 5 and 6 are recorded with the outputs of the units in the storage devices 8 and 9 respectively. This completes the first step of the first computational cycle. In the second step, each block of dynamic memory is shifted one bit to the right. In this case, the contents of the last cells of blocks 1 and 2 are rewritten into their first cells. The contents of receiving register 7 are unchanged. The contents of accumulators B and 9 are rewritten into the first cells of blocks 3 and 4, respectively, and information is recorded into the accumulators (still zero) from the corresponding last cells of blocks 3 and 4. Thereafter, according to the signal produced by the control unit 10, multiplying the contents of the register 7 and the last cells of blocks 1 and 2. The resulting products are again recorded in the drives 8 and 9. This completes the second step of the first computational cycle. The third and all subsequent steps are similar to the second. The first computational pixel is completed by the time when the information in blocks 1 and 2 is in the same state as at the beginning of the first luar-a. Following this, the correlator is fed to the input by the next, orderly process value. At the same time, blocks 1 and 2 are shifted one bit to the right. The newly entered coded ordinate of the process is recorded in the first cell of block 1, and the second ordinate is recorded in register 7, otherwise the second calculator 5. The 1 SCR proceeds similarly to the first. Ko-i the number of computational cycles is, where N is the number of processed values of a random process,; fl is the total J number of memory cells in blocks 1 and 2. The number i of cells in blocks 1 and 2 is the same i and is equal to / L / 2; the number of cells in blocks 3 and 4 is also the same and equals H 1/2. ; After the completion of the computational process, the contents of blocks 3 and 4- can be read from the outputs by cycling it through the blocks. 3 and 4 is a discrete parameter of the cor- relational function of the test; - the proyess is accurate to constant. MORED The process of calculating the mutual correlation fuy1c: ct is similar to that described and differs in that switch 11 is set to position b, and the values of the second random process are fed to the corresponding input of the correlator: In the proposed digital correlator, the repetitive process runs twice: faster, than in known devices of sequential type. Breaking block dyne; memory for more parts | and add the corresponding number to the number; devices and drives, you can even more speed up the computational software | process, bringing it to the limit to fully parallel i; Oredmet of the invention. A digital correlator containing four dynamic memory blocks, the first of which is connected to the input of the device, the output of the first dynamic memory location is connected to the input of the second block and to one of the inputs of the first multiplication unit, the output of the second Dynamic memory block: is connected to one of the inputs of the second multiplication unit and to the switch connected to the receiving register, the outputs of which are connected to the second inputs of both multiplication units connected respectively to the inputs of nefiBoro and the second drives of the current products, The outputs of the first and second dynamic memory blocks are connected to their inputs, respectively, of the IG and with the fact that.

с целью повышени  быстродействи , в нем выходы первого и второго накоггитепей текущих произведений подключены соотвёт.. ственно ко входам третьего и четвертогоin order to improve speed, in it the outputs of the first and second on the current chapters of the current works are connected respectively to the inputs of the third and fourth

щu

QQ

о f about f

i блрков динамической пам ти, выходы кото I рых подключены соответственно ко вторым входам первого и второго накопителей текущих произведений.i are dynamic memory blocks, the outputs of which I are connected respectively to the second inputs of the first and second drives of current works.

соwith

XX