(54) СИНХРОНИЗИРУЮЩЕЕ УСТРОЙСТВО В момент по влени следующего такового импульса на выходе схемы «И-НЕ 2 (на выходе 10) формируетс выходной сигнал, длительность которого равна длительности тактового импульса. Этот же импульс запирает схему «И-НЕ 6 и переключает в единичное состо ние триггер 5. По окончании прохождени тактоваго импульса на выходе схемы «И-НЕ 6 по вл етс отрицательный перепад напр жени , который блокирует вход устройства (схему «И-НЕ 3) и возвращает триггер 4 в исходное состо ние. Последующие тактовые импульсы через схему «И-НЕ 2 на выход 10 устройства не проход т. По окончании синхронизируемого импульса триггер 5 возвращаетс в исходное состо ние, и устройство готово к приему следующего синхронизирующего импульса. 5 10 15 20 Предмет изобретени Синхронизирующее устройство, содержащее схемы «И-НЕ, триггеры, инвертор, причем вход инвертора соединен с первым входом второй схемы «И-НЕ, а выход инвертора подключен через первую схему «И-НЕ к единичному входу первого триггера, выход которого через вторую схему «И-НЕ соединен с единичным входом второго триггера, отличающеес тем, что, с целью повыщени быстродействи в него дополнительно введена схема «И-НЕ, первый вход которой, соеаинен с выходом второго триггера, второй вход дополнительной схемы «И-НЕ подключен к единичному входу второго триггера, а выход дополнительной схемы «И-НЕ подключен ко второму входу первой схемы «И-НЕ и ко второму входу первого триггера, третий вход первой схемы «И-НЕ соединен со вторым входом второго триггера.(54) SYNCHRONIZING DEVICE At the moment of the occurrence of the next such pulse, an output signal is generated at the output of the AND-HE 2 (output 10) circuit whose duration is equal to the duration of the clock pulse. The same impulse blocks the AND-NO 6 circuit and triggers 5 into one state. Upon completion of the clock pulse, the output voltage of the AND-NO 6 circuit produces a negative voltage drop, which blocks the device input (the AND-NO circuit 3) and returns the trigger 4 to the initial state. Subsequent clock pulses through the AND-NOT 2 circuit to the device output 10 do not pass. Upon the completion of the synchronizing pulse, the trigger 5 returns to the initial state, and the device is ready to receive the next clock pulse. 5 10 15 20 Subject of the invention. A synchronizing device containing AND-NOT circuits, inverter triggers, the inverter input connected to the first input of the second AND-NOT circuit, and the inverter output connected via the first AND-NOT circuit to the single input of the first trigger The output of which is connected via the second I-NOT circuit to the single input of the second trigger, characterized in that, in order to improve speed, the I-NOT circuit is additionally introduced, the second input of which is connected to the output of the second trigger “AND NOT CONNECT ene to a single input of the second flip-flop, and the output circuit further "AND-NO element is connected to second input of first circuit" AND-NO element and to second input of the first flip-flop, a third input of the first circuit "AND-NO element is connected to a second input of the second flip-flop.
00