SU449438A1 - Number to code converter - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ КОДА ЧИСЛА В КОД ОБРАТНОЙ ВЕЛИЧИНА(54) NUMBER CODE CONVERTER TO REVERSE VALUE CODE

Изобретение относитс  к импульсной f технике,The invention relates to a pulse f technique

Известны устройства дл  преобразовани  :кода числа в код обратной величины, содержащие входной регистр, соединенный через дешифратор с установочными входами счетчика обратных величин, Devices are known for converting: a code of a number into a code of a reciprocal, containing an input register connected through a decoder to the setting inputs of a counter of return values,

: Цель изобретени  - ynpoineirae устройст ва - достигаетс  тем, что в предлагаемый преобразователь введены дешифратор прира- щений, счетчик приращений и схема И-ИЛИ, причем выходы старших разр дов входного регистра через дешифратор приращений и счетчик приращений подключены к одному входу схемы И-ИЛИ. а входы младших разр дов регистра соединены с другим входом схемы И-ИЛИ выход которой подключен к счетному входу счетчи . ка обратных величин.: The purpose of the invention is an ynpoineirae device — achieved by introducing an increment decoder, an increment counter, and an AND-OR circuit to the proposed converter, with the outputs of the higher bits of the input register through the incremental decoder and the increment counter being connected to the same input of the AND-OR circuit . and the inputs of the lower bits of the register are connected to another input of the AND-OR circuit, the output of which is connected to the counting count input. ka of return values

I На фиг, 1 изображена блок-схема уст- ройства; на фиг. 2 - график, по сн ющийI FIG. 1 is a block diagram of the device; in fig. 2 is a graph to clarify

ее работу; на фиг. 3 - функциональна  структура схемы И-ИЛИ; на фиг. 4 временные диаграммы сигналов на входах и выходах элементов последней,her work; in fig. 3 - the functional structure of the AND-OR scheme; in fig. 4 timing diagrams of the signals at the inputs and outputs of the elements of the latter,

Преобразователь содержит ьхидиой регистр 1, дешифратор 2, счетчик обратных величин 3, дешифратор приращений 4, счЪтчик приращений 5 и схему И-ИЛИ fci.The converter contains a register 1, a decoder 2, a counter of reciprocals 3, a decoder of increments 4, a counter of increments of 5, and an AND-OR fci scheme.

Пусть линейно измен ющукю  функцию А (х) (фиг. 2) необходимо преобразоватьLet the linearly varying function A (x) (Fig. 2) be converted

1 one

в функцию В(х), К . Любую точкуin function B (x), K. Any point

А (х)A (x)

i на графике функции В (х) можно оиределичь , по формулеi on the graph of the function B (x) can be determined by the formula

B-.Q &1гГЁ п-1/1 J-... f frT ffi-if) . 1B-.Q & 1GYE n-1/1 J -... f frT ffi-if). one

где BL - искомый результат; В, В - дискретные точки, определч/тг-1 Шемые дешифратором равные соответственно 1  where BL is the desired result; B, B - discrete points that define / tg-1 Sheschiemi decoder equal to 1

А чf тAnd hf t

лг-1 ii где К - коэффициент пропорци н льпосшlg-1 ii where K is the proportion ratio

2. (ц, принимать значени 2. (n, take values

О или в завг1симости от аначе1П1й младших разр дов дополнительного кода числа А; П, - количество младших разр  дов в коде числа А, Дискретные точки В . и В выбирают так, чтобы диапазон изменени  футоодаи :А (х) был разбит на равные части и младшие раариды дополнительно1Ч5 кода числа jA были равны ..,.,„,,,,,,.- -; Устройство работает следующим образом В регистр 1 заноситс  число А в дополнительном коде. Дешифратор старших разр -. дов 2 определ ет точку В и вводит ее в счетчик обратных величин 3. Дешифратор приращений 4 вводит в счетчик прир щений 5 разность В - В, в дополниПг- гП -1 тельном коде, а на счетный вход счетчика 5 поступают импульсы тактовой частоты Тактова  частота ограничиваетс  только быстродействием элементов счетчика 5, С его выходов на один из входов схемы И-ИЛИ 6 поступают последовательности импульсов, соответствующие числам ЬггГЬт- ЬпГ fnl {brn fbm-i Д На другие входы схемы И-ИЛИ 6 с выходов регистра 1 поступают сигналы младших разр дов дополнительного кода числа А, которые разрешают прохождение последовательностей входньЬс импульсов на выход схемы 6, С выхода схемы 6 импул сы поступают на запускающий вход счетчика обратных величин 3, с выхода которого снимают код В К . .и . , А Функциональна  структура схемы 6 при ведена на фиг. 3, а временные диаграммы i сигналов на входах и выходах элементов схемы 6 при условии, что на входы схем И поступают разрешающие потенциалы с выходов младших разр дов регистра 1, .представлены на.фиг, 4. Временное разде ленне выходных импульсов триггеров счет чика приращений 5 происходит путем дифференцировани  импульсов при помощи ДИ(}. ферешдарующих цепочек ДЦ1.,.ДЦГ4 . Выходы дифференцирующих цепочек подключень к одним из входов схем И, ко вторым I входам которых подсоединены выходы младI ших разр дов регистра 1, 1 Выходные импульсы дифференцирующих цепочек, совпадающие с передними фронтами, импульсов триггеров счетчика приращений5, проход т на выход схем И при наличии единиц в соответствующих разр дах регистра 1. Выходные импульсы дифференцирую- ; щих цепочек, совпадающие с задними фрон- j , тами импульсов триггеров счетчика 5,-на j : схемы И не проход т, так как имеют | противоположную пол рность. Со схем И импульсы поступают на схему ИЛИ выход ; которой подключен ко входу счетчика об ратных величин 3. Предмет изобретени Преобразователь кода числа в код обратной величины, содержащий входной регистр, соединенный через дешифратор с установоч; ными входами счетчика обратных величин, (отличающийс  тем, что, с целью j упрощени  устройства, в него введены де- шифратор приращений, счетчик приращений и схема И-ИЛИ, причем выходы старших разр дов входного регистра через дешисЬса. I тор приращений и счетчик приращений под;к ючены к одному входу схемы И-ИЛИ, а входы младших разр дов входного регист ( ра соединены с другим входом схемы И-ИЛИ, выход которой подключен к счетному входу счетчика обратных величин. On or in the head of the analogue of the lower-order bits of the additional code of the number A; P, - the number of low-order bits in the code of the number A, Discrete points B. and B is chosen so that the range of variation of the futoodi: A (x) is divided into equal parts and the lower raarids additionally 1 × 5 of the code of the number jA are equal ..,., „,,,,,.. - -; The device operates as follows: In register 1, the number A is entered in the additional code. Senior decoder -. Dips 2 determines point B and enters it into the counter of inverse values 3. The increment decoder 4 enters the difference B - B into the increments counter 5, in addition, the counter code arrives at the counting input of the counter 5 Clock speed is limited only by the speed of the elements of the counter 5, From its outputs to one of the inputs of the AND-OR 6 circuit, there are sequences of pulses corresponding to the numbers of Lgxbt-Lnn fnl {brn fbm-i. additional code bits A number of which permit the passage of sequences vhodns pulse output circuit 6 from the output circuit 6 momentum sy fed to a trigger input of the counter reciprocals 3, the output of which is removed in the code K. .and , And the functional structure of the circuit 6 is shown in FIG. 3, and the time diagrams of the i signals at the inputs and outputs of the circuit elements 6, provided that the inputs of the circuits And receive the resolution potentials from the outputs of the lower bits of the register 1, are represented in. 4. The temporal separation of the output pulses of the triggers of the increment counter 5 is done by differentiating the pulses using DI (} .Frequencing chains DC1., .DTSG4. The outputs of differentiating chains are connected to one of the inputs of the AND circuits, to the second I inputs of which are connected the outputs of the lower register bits 1, 1 of matching chains, coinciding with the leading edges, of the pulses of triggers of the increment counter, goes to the output of the AND circuits if there are ones in the corresponding bits of register 1. The output pulses of the differentiating; j of the chains of the trigger edges of the counter of 5, -on j: AND circuits do not pass, since they have | opposite polarity. From the circuits AND the pulses arrive at the OR circuit of the output; which is connected to the input of the return value counter 3. The subject of the invention second input register connected via a decoder to the installer; return counter inputs, (characterized in that, in order to simplify the device j, an increment decoder, an increment counter, and an AND-OR scheme are entered into it, and the high-order bits of the input register are output in descriptors. I increment clock and increment counter to; yucheny to one input of the circuit AND-OR, and the inputs of the lower bits of the input register (pa connected to another input of the circuit AND-OR, the output of which is connected to the counting input of the counter of return values.

«/"/

MM

г.1g.1

AftlA/onf li sf)f) AeffonAftlA / onf li sf) f) Aeffon

vs.Z idan.vs.Z idan.

На 8хоВ счету ut а 3On the 8 hto account ut a 3

Н1Н1

ш л1пйУ/л тьг. eepacfenfvvffff ffa w l1pyU / lth. eepacfenfvvffff ffa

И1I1

ШSh

тг CJbfjfoffa С 8ы:(ода °.f Н-нога рг г- гораз За. V г0ра скетчи-pesvcm l cwmi/urfd peei/cmpaj на 5 фиг. 5m CJbfjfoffa C 8y: (ode °. f H-leg wg mg. For. V g0r skits-pesvcm l cwmi / urfd peei / cmpaj on 5 fig. 5

Вь/Jfoff 7r1V / jfoff 7r1

Выход Тг2 Выход ТгЗExit Тг2 Exit ТгЗ

ВыходТгЦ.VyhodTTsTs.